FPGA/CPLD資料下載列表
工程說明AT93C46在DI接收到讀指令時，地址被解碼，數(shù)據(jù)在DO引腳上串行輸出。寫周期是完全自主調(diào)時的，在寫入之前不需要單獨的擦除周期。本 ...
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1.FPGA設(shè)計技巧之gVim設(shè)計模板（1）FPGA工程師都知道，Verilog代碼絕大部分都是always語句，結(jié)構(gòu)基本上都是一致的，為了減少重復(fù)性的工作， ...
一、功能描述脈沖寬度調(diào)制（pulse width modelation）簡稱PWM，利用微處理器的數(shù)字輸出來對模擬電路進行控制的一種非常有效的技術(shù)，廣泛應(yīng) ...
ynthesis and Optimization of FPGA-Based Systems －－ 基于FPGA的系統(tǒng)的綜合與優(yōu)化[/backcolor]The book is composed of two parts. Th ...
1.如何在MODELSIM中仿真ISE的IP核
明德?lián)P分享的在MODELSIM中仿真帶IP核的XILINX工程方法，一步步教你怎么添加仿真庫，怎么實現(xiàn)ISE的IP核的 ...
明德?lián)P分享的調(diào)制PWM驅(qū)動LED工程,利用脈沖寬度調(diào)制調(diào)制出幾個不同寬度的脈沖來驅(qū)動LED燈，添加verilog文件即可使用。
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DSP+FPGA結(jié)構(gòu)最大的特點是結(jié)構(gòu)靈活,有較強的通用性,適于模塊化設(shè)計,從而能夠提高算法效率;同時其開發(fā)周期較短,系統(tǒng)易于維護和擴展。例如,一 ...
萬事開頭難，這里為大家分享一些基礎(chǔ)性的東西，希望能幫助到初學(xué)者，會不斷更新，麻煩收藏。
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