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標題: modelsim 仿真時鐘周期問題 [打印本頁]

作者: mygod22 時間: 2013-9-5 11:56
標題: modelsim 仿真時鐘周期問題
請教：testbench的時鐘周期跟modelsim仿真的時鐘周期不一致問題。
我的tesbench是這樣寫的，

`timescale 10 ns/ 1 ns
module digital_led_test();
reg Rsetn;
reg clk;
wire [7:0]  CODE;
wire [1:0]  L_EN;

digital_led i1 (
      .CODE(CODE),
      .L_EN(L_EN),
      .Rsetn(Rsetn),
      .clk(clk)
);
initial
begin
clk=0;
Rsetn=0;
end
initial
begin
$display("\tclk,\tRsetn,\tCODE[7:0],");
$monitor("\t%b,\t%b,\t%d",clk,Rsetn,CODE[7:0]);
end

always
begin
#5 clk=!clk;
#10 Rsetn=1;
end
endmodule

我的原意是是輸出每5個周期（5*10ns=50ns）翻轉(zhuǎn)一次，那么一個時鐘周期應該是100ns。
但是modelsim仿真出的clk的波形周期卻和我原意不一樣。
下面是用modelsim仿真的波形。

modelsim仿真理論上不太可能出錯，那么就是我前面的計算方法有問題，可能是我理解的問題。
請各位大神指教我前面的計算方法哪里出錯了，新手，要是問的太低級還請見諒，不吝賜教！先謝過！

作者: mygod22 時間: 2013-9-5 12:44
自己頂下，期望高手回答！

作者: mygod22 時間: 2013-9-5 20:08
已解決，是我自己對verilog的語法理解不透側(cè)。
always
begin
#5 clk=!clk;
#10 Rsetn=1;
end
begin-end是串行塊，順序執(zhí)行了5+10=15個周期以后clk的值才會更新，所以才會有300ns的clk周期出現(xiàn)。用fork-jion并行塊就沒問題了。

作者: mygod22 時間: 2013-9-5 20:09
一個帖子都是我在自問自答

作者: tony02778 時間: 2013-9-10 14:22
謝謝~~~~~~~~~~~~~~~~~~~~~~~~~~~~~`

作者: sardon131 時間: 2013-11-15 10:58
最近剛開始搞這個。。。。
連點頭緒都沒啊。。。

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