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標題: 差分信號線的分析和LAYOUT [打印本頁]

作者: eetech 時間: 2010-10-12 12:22
標題: 差分信號線的分析和LAYOUT
隨著近幾年對速率的要求快速提高，新的總線協議不斷的提出更高的速率。傳統的總線協議已經不能夠滿足要求了。串行總線由于更好的抗干擾性，和更少的信號線，更高的速率獲得了眾多設計者的青睞。而串行總線又尤以差分信號的方式為最多。所以在這篇中整理了些有關差分信號線的設計和大家探討下。

1.差分信號線的原理和優缺點

差分信號（Differential Signal）在高速電路設計中的應用越來越廣泛，電路中最關鍵的信號往往都要采用差分結構設計，什么另它這么倍受青睞呢？在PCB 設計中又如何能保證其良好的性能呢？帶著這兩個問題，我們進行下一部分的討論。何為差分信號？通俗地說，就是驅動端發送兩個等值、反相的信號，接收端通過比較這兩個電壓的差值來判斷邏輯狀態“0”還是“1”。而承載差分信號的那一對走線就稱為差分走線。

差分信號和普通的單端信號走線相比，最明顯的優勢體現在以下三個方面：

a.抗干擾能力強，因為兩根差分走線之間的耦合很好，當外界存在噪聲干擾時，幾乎是同時被耦合到兩條線上，而接收端關心的只是兩信號的差值，所以外界的共模噪聲可以被完全抵消。

b. 能有效抑制EMI，同樣的道理，由于兩根信號的極性相反，他們對外輻射的電磁場可以相互抵消，如圖在A-A‘的電流是從右到左，那B-B‘的是從左到右，那么按右手螺旋定則，那他們的磁力線是互相抵消的。耦合的越緊密，互相抵消的磁力線就越多。泄放到外界的電磁能量越少。

c.時序定位精確，由于差分信號的開關變化是位于兩個信號的交點，而不像普通單端信號依靠高低兩個閾值電壓判斷，因而受工藝，溫度的影響小，能降低時序上的誤差，同時也更適合于低幅度信號的電路。目前流行的LVDS（low voltage differential signaling）就是指這種小振幅差分信號技術。

2.差分信號的一個實例：LVDS

LVDS（Low Voltage Differential Signaling)是一種低擺幅的電流型差分信號技術，它使得信號能在差分PCB線對或平衡電纜上以幾百Mbps的速率傳輸，其低壓幅和低電流驅動輸出實現了低噪聲和低功耗。LVDS驅動器由一個驅動差分線對的電流源組成?通常電流為3.5mA)，LVDS接收器具有很高的輸入阻抗，因此驅動器輸出的電流大部分都流過100Ω?的匹配電阻，并在接收器的輸入端產生大約350mA 的電壓。當驅動器翻轉時，它改變流經電阻的電流方向，因此產生有效的邏輯″1″和邏輯″0″狀態。低擺幅驅動信號實現了高速操作并減小了功率消耗，差分信號提供了適當噪聲邊緣和功率消耗大幅減少的低壓擺幅。功率的大幅降低允許在單個集成電路上集成多個接口驅動器和接收器。這提高了PCB板的效能，減少了成本。

不管使用的LVDS傳輸媒質是PCB線對還是電纜，都必須采取措施防止信號在媒質終端發生反射，同時減少電磁干擾。LVDS要求使用一個與媒質相匹配的終端電阻（100±20Ω），該電阻終止了環流信號，應該將它盡可能靠近接收器輸入端放置。LVDS驅動器能以超過155.5Mbps的速度驅動雙絞線對，距離超過１０ｍ。對速度的實際限制是：

①送到驅動器的TTL數據的速度；
②媒質的帶寬性能。

通常在驅動器側使用復用器、在接收器側使用解復用器來實現多個TTL信道和一個LVDS信道的復用轉換，以提高信號速率，降低功耗。并減少傳輸媒質和接口數，降低設備復雜性。

LVDS接收器可以承受至少±1V的驅動器與接收器之間的地的電壓變化。由于LVDS驅動器典型的偏置電壓為+1.2V，地的電壓變化、驅動器偏置電壓以及輕度耦合到的噪聲之和，在接收器的輸入端相對于接收器的地是共模電壓。這個共模范圍是：+0.2V～+2.2V。建議接收器的輸入電壓范圍為：0V～+2.4V。

3.差分信號的布線要求：

對于PCB 工程師來說，最關注的還是如何確保在實際走線中能完全發揮差分走線的這些優勢。也許只要是接觸過LAYOUT 的人都會了解差分走線的一般要求，即差分對的布線有兩點要注意，一是兩條線的長度要盡量一樣長，等長是為了保證兩個差分信號時刻保持相反極性，減少共模分量。另一是兩線的間距(此間距由差分阻抗決定)要一直保持不變，也就是要保持平行。平行的方式有兩種，一為兩條線走在同一走線層(side-by- side)，一為兩條線走在上下相鄰兩層(over-under)。一般以前者side-by-side 實現的方式較多。

等距則主要是為了保證兩者差分阻抗一致，減少反射。對差分對的布線方式應該要適當的靠近且平行。所謂適當的靠近是因為這間距會影響到差分阻抗 (differential impedance)的值, 此值是設計差分對的重要參數。需要平行也是因為要保持差分阻抗的一致性。若兩線忽遠忽近, 差分阻抗就會不一致, 就會影響信號完整性(signal integrity)及時間延遲(timing delay)。

下面是差分傳輸線模型

為便于分析，差分線對常常根據它的奇模和偶模阻抗和延遲來描述，而這些與其差模和共模對應的部分是密切相關的，因此可以用方程1 來計算。

這兒Ctot = Cself + Cm 。Cself 是一條線與地之間的電容，而Cm 是兩條線之間的電容。Lself 和Lm 分別是一條線的自電感，和兩條線之間的互電感。

差分阻抗被定義為在兩條差分驅動的導線之間所測得的阻抗。（所謂差分驅動就是指當兩個完全一樣，但極性相反的信號）。差分阻抗是對著奇模阻抗而言的，所謂奇模阻抗是指當兩條導線被差分驅動時，在差分線對中一條傳輸導線的阻抗。偶模阻抗是指當兩條導線都被一個單一的對地共模信號驅動時，在差分線對中兩條導線的阻抗。

利用方程1，可以推得：

差分阻抗

共模阻抗

但所有這些規則都不是用來生搬硬套的，不少工程師似乎還不了解高速差分信號傳輸的本質。下面重點討論一下PCB 差分信號設計中幾個常見的誤區。

誤區一：認為差分信號不需要地平面作為回流路徑，或者認為差分走線彼此為對方提供回流途徑。造成這種誤區的原因是被表面現象迷惑，或者對高速信號傳輸的機理認識還不夠深入。雖然差分電路對于類似地彈以及其它可能存在于電源和地平面上的噪音信號是不敏感的。地平面的部分回流抵消并不代表差分電路就不以參考平面作為信號返回路徑，其實在信號回流分析上，差分走線和普通的單端走線的機理是一致的，即高頻信號總是沿著電感最小的回路進行回流，最大的區別在于差分線除了有對地的耦合之外，還存在相互之間的耦合，哪一種耦合強，那一種就成為主要的回流通路。

在PCB 電路設計中，一般差分走線之間的耦合較小，往往只占10"20%的耦合度，更多的還是對地的耦合，所以差分走線的主要回流路徑還是存在于地平面。當地平面發生不連續的時候，無參考平面的區域，差分走線之間的耦合才會提供主要的回流通路。盡管參考平面的不連續對差分走線的影響沒有對普通的單端走線來的嚴重，但還是會降低差分信號的質量，增加EMI，要盡量避免。也有些設計人員認為，可以去掉差分走線下方的參考平面，以抑制差分傳輸中的部分共模信號，但從理論上看這種做法是不可取的，阻抗如何控制？不給共模信號提供地阻抗回路，勢必會造成EMI 輻射，這種做法弊大于利。

所以要保持PCB地線層返回路徑寬而短。盡量不要跨島（跨過相鄰電源或地層的分隔區域。）比如主板設計中的USB和SATA及PCI-EXPRESS等最好不要有跨島的做法。保證這些信號的下面是個完整地平面或電源平面。

誤區二：認為保持等間距比匹配線長更重要。在實際的PCB 布線中，往往不能同時滿足差分設計的要求。由于管腳分布，過孔，以及走線空間等因素存在，必須通過適當的繞線才能達到線長匹配的目的，但帶來的結果必然是差分對的部分區域無法平行，其實間距不等造成的影響是微乎其微的，相比較而言，線長不匹配對時序的影響要大得多。再從理論分析來看，間距不一致雖然會導致差分阻抗發生變化，但因為差分對之間的耦合本身就不顯著，所以阻抗變化范圍也是很小的，通常在10%以內，只相當于一個過孔造成的反射，這對信號傳輸不會造成明顯的影響。而線長一旦不匹配，除了時序上會發生偏移，還給差分信號中引入了共模的成分，降低信號的質量，增加了EMI。

可以這么說，PCB 差分走線的設計中最重要的規則就是匹配線長，其它的規則都可以根據設計要求和實際應用進行靈活處理。同時為了彌補阻抗的匹配可以采用接收端差分線對之間加一匹配電阻。其值應等于差分阻抗的值。這樣信號品質會好些。

所以建議如下兩點：

（A）使用終端電阻實現對差分傳輸線的最大匹配，阻值一般在90～130Ω之間，系統也需要此終端電阻來產生正常工作的差分電壓；

（B）最好使用精度１～2%的表面貼電阻跨接在差分線上，必要時也可使用兩個阻值各為50Ω的電阻，并在中間通過一個電容接地，以濾去共模噪聲。

通常對于差分信號的CLOCK等要求等長的匹配要求是+/-10mils之內。

誤區三：認為差分走線一定要靠的很近。讓差分走線靠近無非是為了增強他們的耦合，既可以提高對噪聲的免疫力，還能充分利用磁場的相反極性來抵消對外界的電磁干擾。雖說這種做法在大多數情況下是非常有利的，但不是絕對的，如果能保證讓它們得到充分的屏蔽，不受外界干擾，那么我們也就不需要再讓通過彼此的強耦合達到抗干擾和抑制EMI 的目的了。如何才能保證差分走線具有良好的隔離和屏蔽呢？增大與其它信號走線的間距是最基本的途徑之一，電磁場能量是隨著距離呈平方關系遞減的，一般線間距超過4 倍線寬時，它們之間的干擾就極其微弱了，基本可以忽略。此外，通過地平面的隔離也可以起到很好的屏蔽作用，這種結構在高頻的（10G 以上）IC 封裝PCB 設計中經常會用采用，被稱為CPW 結構，可以保證嚴格的差分阻抗控制（2Z0）。

差分走線也可以走在不同的信號層中，但一般不建議這種走法，因為不同的層產生的諸如阻抗、過孔的差別會破壞差模傳輸的效果，引入共模噪聲。此外，如果相鄰兩層耦合不夠緊密的話，會降低差分走線抵抗噪聲的能力，但如果能保持和周圍走線適當的間距，串擾就不是個問題。在一般頻率（GHz 以下），EMI也不會是很嚴重的問題，實驗表明，相距500Mils 的差分走線，在3 米之外的輻射能量衰減已經達到60dB，足以滿足FCC 的電磁輻射標準，所以設計者根本不用過分擔心差分線耦合不夠而造成電磁不兼容問題。

4，眼圖

在差分信號的測試當中我們經常要遇到一個測試項目是眼圖，也有很多設計初學者都或許聽過眼圖這個測試。但還是有很多不知道眼圖到底是怎么來的。學會看眼圖對于自己的測試和DEBUG是非常有用的。下面介紹下眼圖。

在每一個時鐘周期內都會有信號在傳輸。但是如果是一個很長的位流（bits）,那么很難確定這個信號是否符合規范（specifications）。為了便于分析，那么所有的信號位都可以組成一個信號圖形的話，那么就可以看這個把這些圖形疊加起來看看是否符合規范。這就是眼圖。

如下圖，假設所有的信號都是在時鐘的上升沿觸發。那么把所有數據信號的波形都按上升沿取出來并疊加在一起。每一個這樣的波形就叫一個SYMPLE。如圖所示的那樣（圖上只取出一個波形來，以便讀者能看清楚），這樣就形成了眼圖的前半截。接著按下降沿取出并疊加在一起，那么就可以形成眼圖的后半截。同時為高電平或低電平的信號波形組成眼圖的上面和下面。這樣就形成了一個標準的眼圖（如下圖）。然后所要做的是按信號規范在眼圖里定義進去就可以了。

當然下圖是把CLK也表示出來了，實際串行的差分信號是不能在信號線上測到CLOCK的。

下面舉個實例看下，從眼圖上看，這信號質量是非常差的。那相對應它的SYMPLE也是可以看得到是很差的信號質量，上升沿和下降沿太緩，一致性太差，信號的HIGH LEVEL也不夠，SKEW太大等。

5.差分信號的測量。

輸入連接一般來說，差分放大器或探頭與信號源的互連是產生誤差的最大來源。為了維持輸入的匹配，兩個通道應盡可能一樣。兩個輸入端的任何接線的都應長度相同。如果使用探頭，其型號與長度也應相同。在測量高共模電壓的低頻信號時，應避免使用帶衰減的探頭。在高增益時則完全不能使用這種探頭，因為不可能精地平衡它們的衰減量。當高電壓或高頻率的應用需要衰減時，應使用為差分放大器專門設計的專用無源探頭。這種探頭具有能精密調整直流衰減和交流補償的裝置。為獲得最佳的性能，每一個特定的放大器都應專用一套探頭，而且要根據這套探頭附帶的程序針對該放大器進行校準。

一種常用的方法是將+ 和- 輸入纜線成對絞扭在一起。這樣可減少拾取線路頻率干擾和其他噪聲的可能。如果要抓取眼圖的話要跟儀器廠家獲得咨詢，以獲得最新的軟件和夾具。一般這套軟件和夾具是要另外收費的。

作者: youyou_zh 時間: 2011-4-3 14:20
haohao

作者: shalione 時間: 2011-5-20 11:26
迷茫！

作者: spy007868 時間: 2013-10-25 08:24
復制下來！！！！！！！！！我自己好好學習！！！！！！！！！！！！！

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