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標(biāo)題: 明德?lián)PFPGA設(shè)計(jì)技巧《至簡(jiǎn)設(shè)計(jì)法》資料匯總 [打印本頁(yè)]
作者: pork7894 時(shí)間: 2017-4-20 17:35
標(biāo)題: 明德?lián)PFPGA設(shè)計(jì)技巧《至簡(jiǎn)設(shè)計(jì)法》資料匯總
1.基于至簡(jiǎn)設(shè)計(jì)法的數(shù)字時(shí)鐘設(shè)計(jì)
數(shù)字時(shí)鐘是常見(jiàn)的畢業(yè)設(shè)計(jì)題目，看看如何使用至簡(jiǎn)設(shè)計(jì)法來(lái)設(shè)計(jì)數(shù)字時(shí)鐘。
資料：文檔及代碼 博客 視頻
2.至簡(jiǎn)設(shè)計(jì)法中的四段式狀態(tài)機(jī)
現(xiàn)在流行的狀態(tài)機(jī)設(shè)計(jì)，一般可分為一段式、兩段式和三段式，然而我們明德?lián)P卻發(fā)明了四段式狀態(tài)機(jī)，并制定了一些規(guī)則，從此設(shè)計(jì)再不用胡思亂想，套用模板，填好關(guān)鍵信號(hào)就完成了，簡(jiǎn)單又不會(huì)出錯(cuò)！
資料：文檔及代碼 博客 視頻
3.一份實(shí)現(xiàn)矩陣鍵盤(pán)的verilog代碼 可直接使用
明德?lián)P分享的紅外接收工程，該工程甚至至簡(jiǎn)設(shè)計(jì)法實(shí)現(xiàn)，已經(jīng)在板子上親測(cè)可用。需要該功能的，添加verilog文件就可以使用了。
資料：文檔及代碼 博客
4.明德?lián)P時(shí)序約束系列視頻---FPGA 輸入延時(shí)約束的方法
明德?lián)P時(shí)序約束系列視頻-輸入延時(shí)的設(shè)置過(guò)程。該視頻拋棄復(fù)雜的理論，按照工程實(shí)際情況，分析各種情況，只要選擇正確情況然后約束即可。
資料：視頻 博客
5.FPGA 查找和定位問(wèn)題的技巧
FPGA出錯(cuò)是非常正常的，出錯(cuò)不可怕，可怕的是不知道怎么去找錯(cuò)誤。本視頻就教授如何去查找和定位錯(cuò)誤，自己能就找到問(wèn)題。
資料：視頻 博客
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