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標題:
verilog與VHDL和verilog HDL是一回事嗎他們有何區別啊
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作者:
zlstone1974
時間:
2011-1-1 20:33
標題:
verilog與VHDL和verilog HDL是一回事嗎他們有何區別啊
最近想學習FPGA可是看到它的代碼編輯語言有很多種，其中見到很多資料介紹的有verilog與VHDL和verilog HDL它們是一回事嗎，有何區別啊
作者:
不要這么自戀
時間:
2011-1-3 09:33
有一點不一樣，但實現目的一樣，途徑和方法不一樣，感覺語法也不一樣啊
作者:
xyj
時間:
2011-1-7 09:55
就兩種。語法不太一樣。
VHDL語法嚴謹，verilog像C
作者:
ywbj
時間:
2011-1-8 06:57
verilog是verilog HDL的簡稱，VHDL與verilog HDL是兩種硬件編程語言。
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