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標題: 三段式狀態機 求助 [打印本頁]
作者: 109010118    時間: 2012-7-26 23:12
標題: 三段式狀態機 求助
在用verilog寫三段式代碼時，其中一個組合邏輯短路用來控制狀態機的輸出。每個狀態都要對輸出信號賦值，是為了防止生成鎖存器。如果我已經在每個狀態中，都把輸出信號賦值了，那這些信號是不是對應的生成寄存器了？還是什么？
always @（*）
begin
  。。。
end


在always塊內賦值的變量是reg型的，不一定都是寄存器嗎？



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