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針對電信基站，系統架構師需要花費相當多的精力和時間設計高性能時鐘和正弦波振蕩電路。單芯片收發器雖然整合了許多此類信號發生器，但仍然需要一個參考時鐘。一個網絡中的各基站一般相互同步，因此該參考時鐘必須與一個全網絡時序信號保持時序一致。本文討論一個高性能時鐘發生器如何配合一個或多個集成收發器工作，以便簡化整體設計、降低復雜度和成本，同時實現出色的系統接收和發射性能。即使基站長時間丟失時序參考信號，網絡中的所有其他基站仍能保持同步。 基站時鐘架構 最常提到的一個基站參數是其載波（或本振）頻率。產生本振的頻率合成器是基站的重要組成部分，但正如所有系統設計師都知道的那樣，本振只是基站需要的多個內部頻率中的一個。單就收發器而言，除了向混頻器級提供載波頻率的本振(LO)以外，數據轉換器需要采樣時鐘，數字濾波器需要時鐘，I/O總線則通常需要數據時鐘。 使用集成收發器，系統架構師可以節省大量設計時間和成本，如圖1中的虛線框所示。除了接收器和發射器電路以外，單芯片收發器還集成鎖相環 (PLL)，以產生各種信號處理模塊所需的時鐘和正弦信號。不過，再高集成度的收發器也需要參考時鐘輸入。 諸如ADI公司AD9356和AD9357之類的單芯片2×2多輸入/多輸出(MIMO)收發器，提供兩種不同的參考時鐘選項。一種是將一個外部晶振配合片內數字控制調整電路(DCXO)使用，另一種是為器件提供一個外部時鐘。AD9356/7接受32～48MHz范圍內的參考時鐘頻率。 用戶端設備(CPE)等用戶站使用基站所發送的信息與無線網絡同步。CPE設備會微調其本振頻率，同時也會與基站主時鐘保持時間同步。因此，上述外部晶振加DXCO選項是針對此應用的一種低成本、高性能解決方案。 基站會有其他要求。例如，運營商通常要求特定網絡內所有站點的幀和符號邊界保持時序一致。由于基站負責向其相關用戶站提供時序信息，因此這一要求意味著網絡內的所有基站必須鎖定至一個外部時序參考。系統架構師使基站同步的方法一般有兩種。一種方法是使用GPS接收機所提供的1pps（脈沖/ 秒）輸出，另一種方法則使用IEEE 1588標準所規定的網絡時序協議。無論何種情況，圖1所示的收發器參考時鐘輸入均與時序參考（例如，1pps GPS時鐘）同步。 基站參考時鐘設計考慮 如圖1所示，集成收發器將參考時鐘用作PLL的輸入。如果是RF PLL，基站會將參考時鐘倍乘至最高為LO頻率。此乘法系數可以是8或更大。因此，為使收發器實現高性能，參考時鐘的相位噪聲必須非常低。 
圖1 2x2 MIMO基站收發器架構 參考時鐘還必須與外部時序參考同步，對于GPS，它是1pps。 同步的一個重要結果就是“保持”的概念。如果時序參考丟失（例如，建筑物在每天的某一時間段擋住GPS衛星信號），參考時鐘必須保持與存在時序參考情況下一樣的狀態。ANSI/T1.101-19873等標準將保持要求劃分為多種層次，每種層次均規定了特定時間內允許的不同最大偏移。 Stratum 3E是Bellcore GR-1244-CORE4所定義的一個附加層次，它要求時鐘源在24小時內的偏移量不得超過億分之一。 正如下面的N×N MIMO系統部分所述，如果一個基站在多輸入多輸出架構中使用兩個或更多收發器，該基站必須使所有收發器與同一時序參考同步。為了降低器件數量及成本，參考時鐘應能夠提供多個完全相同的輸出，每個輸出都能驅動不同的收發器模塊。 案例研究：提供外部時鐘 本案例研究使用AD9356/7 2×2 MIMO集成收發器作為基站系統的組成部分。如前所述，AD9356/7要求32～48MHz的參考時鐘頻率。要將此時鐘與時序參考同步，需使用具有出色相位噪聲性能的靈活PLL，像ADI公司的4/8通道輸入網絡時鐘發生器/同步器AD9548完全符合這一要求。時序參考輸出連接到AD9548的一路參考輸入，一個低相位噪聲時鐘連接到系統時鐘輸入。輸出設置為AD9356/7所需的32～48MHz參考時鐘。圖2顯示了一個GPS同步系統的框圖。
圖2 采用GPS參考的基站架構 一些網絡時鐘發生器可以支持極寬的輸入頻率范圍，從而提供各種不同的時序參考和低相位噪聲時鐘。明智選擇輸入頻率可以簡化設計，降低成本，實現最佳的發射和接收性能，并達到保持性能要求。 AD9548利用數字鎖相環(DPLL)將輸出時鐘鎖定至時序參考，而不是模擬PLL。這種技術可使系統實現極佳的保持性能，只受系統時鐘源的時序漂移限制。此外，決定AD9548輸出時鐘相位噪聲性能的因素是系統時鐘的相位噪聲，而不是時序參考，因此該器件可以接受高噪聲時序參考，而不會將此噪聲傳遞至其輸出。 實現最高參考時鐘性能 網絡時鐘發生器支持寬范圍的輸入和輸出頻率，從而為系統架構師優化輸出時鐘性能提供了許多選擇。例如，25MHz及以下頻率的高穩定性時鐘源相對更豐富，而且比更高頻率時鐘源便宜。如果圖2所示的系統時鐘(sysclk)輸入小于50MHz，則可利用 AD9548中的倍頻器使系統時鐘加倍，由此增加的相位噪聲極小。然后利用這一更高頻率，系統時鐘PLL可將時鐘提高到約1GHz。 設計師還必須選擇DPLL輸出頻率及由此產生的后置分頻器比率。DPLL輸出頻率越高，則壓擺率越快，一般有助于降低相位噪聲，但也可能導致雜散折回頻譜中。對于AD9356/7參考時鐘，一個有效的折中選擇是將DPLL輸出頻率設為240MHz，并將后置分頻比設為6，得到40MHz的最終輸出頻率。圖3顯示了AD9548在這些設置下的相位噪聲。
圖3 ADI公司AD9548相位噪聲與頻率的關系 圖4顯示利用AD9548提供參考時鐘，并以2500MHz進行傳輸時AD9356輸出端的積分相位噪聲。AD9548評估板可以利用其自有片內系統時鐘XO（出廠配置）或外部時鐘。圖3和圖4所示為AD9548使用一個12.8MHz恒溫控制晶振(OCXO)作為其系統時鐘輸入的情況。此測試中，AD9548未與時序參考同步。
圖4 ADI公司AD9356積分相位噪聲,2500MHz載波 在這種配置下，使用WiMAX 802.16e 64-QAM波形時，AD9354輸出端的發射EVM典型值優于-38dB。 如前所述，為確保收發器的最終EVM盡可能低，網絡時鐘發生器的系統時鐘源必須具有低相位噪聲。此外，系統時鐘源必須具備極佳的短期穩定性，特別是當1pps信號用作網絡時序參考時。為了與GPS時序參考同步，網絡時鐘發生器必須使用非常窄的PLL帶寬。因此，系統時鐘源必須具有非常低的抖動，才能使網絡時鐘發生器PLL保持鎖定。如OCXO之類的高性能時鐘源滿足這些要求，因而通常為基站所采用。 NxN MIMO系統 NxN MIMO系統要求多個收發器，每個收發器均要求使用相同版本的外部參考時鐘。網絡時鐘發生器可以提供多個相同的輸出，可以將這些輸出分別路由至各收發器，從而免除時鐘緩沖器和時鐘分配器件。 AD9548最多可以提供4路差分LVDS/LVPECL輸出或8路單端CMOS輸出。圖5中的實線框和信號表示帶有共用鎖相參考時鐘的4×4 MIMO系統，虛線和虛線框表示該系統擴展為6×6 MIMO架構。
圖5 采用GPS時序參考的NxN MIMO基站架構 采樣數據通過JESD-207兼容并行端口接口在AD9356/7與BBP之間傳輸，AD9356/7產生并行端口數據時鐘。在4×4和更高階系統中，BBP可以同時向AD9356/7的各收發器發送脈沖，從而迫使所有收發器的數據時鐘同步。這樣就能確保各收發器所收發的采樣數據保持時序一致。 結論 高性能時鐘發生器可以與外部時序參考同步，并配合一個或多個集成收發器工作，從而簡化電信基站的整體設計，并降低復雜度和成本。該設計很容易擴展到NxN MIMO基站架構。這些器件集成了大部分時鐘和正弦波發生器，同時仍能實現出色的系統接收與發射性能。即使時序參考信號暫時丟失，網絡內的各基站也能互相同步。 作者：ADI 公司 Patrick Wiers 日期：2010-7-1 |
