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引言 短波通信是一種能進行遠距離傳輸，而對電臺的要求相對較低的通信系統。短波具有的遠距離通信能力和電臺具有的較高機動性等特點，使其在軍事通信領域中具有重要的應用價值。然而，短波信道頻帶窄，傳播特性不穩定，干擾嚴重，信號易被敵人截獲、測向和干擾。一種有效的抗干擾措施就是將擴展頻譜通信技術及猝發通信技術應用于短波通信中，進行短波超快速擴頻猝發通信。隨著現代通信技術的飛速發展，特別是擴頻技術在第三代移動通信中的成功應用，為實現擴通信和猝發擴頻數據傳輸奠定了技術基礎。超大規模集成電路和高速信號處理器高效的處理能力和處理速度也為實現短波猝發擴頻數據傳輸提供了良好的硬件平臺。 本文首先給出了一種DS-QPSK短波擴頻猝發通信的系統方案，著重對其中的同捕獲技術進行了研究，采用滑動相關法來實現序列的同步，并運用Matlab工具對其進行了仿真。然后采用TMS320VC33、TMS320VC5509和ALTERA公司的Cyclone系列FPGA構建了硬件平臺，給出了DSP+FPGA的混合硬件實現方案。 短波擴頻猝發通信系統方案 系統構成 本系統采用了直接序列擴頻技術來實現無線短波數據的發送和接收。具體實現是用32位的沃爾什序列對信息速率為2.4Kbps的數據進行直接序列擴頻。在接收端利用擴頻碼的正交性對數據進行相關解擴，恢復出原始信息，并且由于QPSK調制技術抗噪聲性能強，頻譜利用率高，結構簡單，所以這里采用它作為數據調制方式。數據傳輸采用超快速猝發通信方式，即每次通信的時隙限定在100ms左右，發送時隙隨機分布，難以被捕獲和干擾。每個時隙的數據發送前要發送一段同步頭，用來完成擴頻碼的識別、擴頻碼的同步、幀同步和頻差估計等任務，接收端根據同步頭獲得的信息對數據進行解擴恢復。為了改善性能，運用RAKE接收技術來接收數據，為了進一步提高系統的抗干擾能力，還對信息進行了1/2卷積編碼，接收端采用Viterbi譯碼。系統的基本框圖組成如圖1所示，分成發射和接收兩部分，分別完成數據的發送和接收功能。 系統同步方案 對于擴頻系統，接收機要從接收信號中恢復發送的數據信息，必須對接收信號進行解擴。解擴的實現依靠本地產生與發送端相同的擴頻序列，并且要求與接收信號擴頻序列同步，這是擴頻系統中非常重要的環節。 擴頻序列的同步分為捕獲和跟蹤兩個階段。捕獲階段完成擴頻序列的粗同步，將收、發端擴頻序列的相位差限制在一個碼片或更小的范圍內；跟蹤階段實現收、發端擴頻序列的精確同步，讓本地參考信號精確跟蹤接收信號的相位變化。如何可靠的實現擴頻序列的快速捕獲是影響系統性能的關鍵。常用的同步捕獲方法有滑動相關法、同步頭法、跳頻同步法、發射參考信號法、匹配濾波器同步法等，而滑動相關法是一種最簡單、最實用的捕獲方法。本文采用的就是這種方法。確定信號捕獲和完成碼元同步，要求同時滿足以下三個準則：①在連續4個接收碼元中至少有3個與預定同步碼的順序相吻合；②接收到的單音功率譜峰值高過門限；③各單音出現峰值間隔連續且次序正確。 在本系統中，由于采用的是猝發通信形式，時隙較短，僅為100ms左右，因此可以認為信道短時平穩，發送數據的同步信息也可以一次確定，而且也可認為多徑的每條路徑上的時延也基本是恒定，因此只需由前導序列一次確定相關同步信息。由于發送的前導序列是雙方約定好的正交碼序列集，接收端利用碼字的正交性，用本地序列與接收序列滑動相關，相關峰最大值所對應的位置即為同步點。如表1所示為發送數據幀結構。 同步序列由48個32位Walsh序列構成，采用了級聯編碼。第一層編碼為沃爾什序列加擾碼。對于沃爾什序列來說，同步情況下的自相關和互相關性能很好。但是在非同步的情況下，沃爾什序列的正交性變差，相關函數有較大的旁瓣值，造成信號間的干擾。為減小旁瓣值，改善Walsh碼的特性，用擾碼乘以沃爾什序列，得到的新碼作為前導序列的內碼，則相關性能得到改善。第二層是對Walsh序列與48個相位組合的相乘，其中48個相位組合為 /4，3 /4，- /4，-3 /4的排列組合。經Matlab仿真取一組使所得到的相關峰較為理想，如圖2所示。 基于DSP+FPGA的硬件平臺 本系統采用TI公司的高性能浮點數字信號處理器TMS320VC33和定點的TMS320VC5509兩片DSP芯片作為系統的中央CPU，并采用ALTERA公司的Cyclone系列F PGA設計出高速數字相關器，用于前端的信號同步與捕獲，三個芯片協同工作，并以此為主體架構系統的整個硬件工作平臺。 主要芯片介紹 TMS320VC33是TI公司推出的高性能浮點運算DSP芯片。由于其較高的性能價格比，使其應用較為廣泛。它的結構允許它以定點的速率完成浮點操作，因此非常適合于做高速高精度的浮點運算，這一優點對于像短波信道快速估值等實時性精確度要求特別高的數字信號處理應用顯得尤為重要。TMS320VC5509處理器是TI公司最新推出的高性能低功耗定點數字信號處理器TMS320C55x系列中的一員。TMS320C55x系列是在C54x系列的基礎上發展起來的，能與C54x兼容，不僅增加了硬件資源，也優化了資源管理。 TMS320VC5509運行速度快，還可以進行多種并行操作，片內外設資源也比較豐富，與外圍設備的連接很方便，所以非常適合用來作控制用。根據上述兩種處理器的特點，綜合考慮系統的設計要求，我們把TMS320VC5509作為系統的主處理器，而TMS320VC33作為其協處理器。 本文是采用Cyclone系列芯片來實現數字相關器對采樣點值進行一次相關，將相關結果送給中央處理器DSP，進行下一步的同步和解擴等處理。ALTERA公司的Cyclone器件具有專用電路，可以實現雙數據率（DDR）SDRAM和FCRAM接口。Cyclone器件最多有兩個鎖相環（PLL），共有六個輸出和四種層次化結構，為復雜設計提供了強大的時鐘管理電路。 系統硬件模型框圖及概述 首先從電臺接收過來的基帶擴頻信號是差分輸入的，先經過一個1:1的隔離變壓器變為單端輸出，再經過運放將其抬高到直流電平以上，低通濾波后送到模數轉換器AD7492進行采樣處理，采樣結果在FPGA中鎖存，并在FPGA內部進行希爾伯特變換和相關處理。在一個樣點間隔內，進行當前樣點值的希爾伯特變換，同時并行地進行前一個樣點的相關運算。將相關結果分成四個部分，鎖存在對應的四個地址中，由TMS320VC5509分四次依次讀取。由TMS320VC5509和TMS320VC33完成信號的捕獲和碼元的判決。將處理好的數據通過TMS320VC5509送到數模轉換器TLV5619中進行數模轉換，轉換得到的模擬信號經過低通濾波和運放放大以后，再通過同樣的一個1:1的隔離變壓器變為差分輸出送到擴頻電臺。如圖3所示為系統的核心部分。 TMS320VC5509和TMS320VC33的互通 本方案采用的是用DSP串口來實現TMS320VC5509和TMS320VC33之間的通信。由于TMS320VC5509的多通道緩沖串口遠比TMS320VC33的串行口功能強大，設置靈活，所以在設計的時候我們就考慮將TMS320VC5509的串口設為主方，TMS320VC33的串口設為從方，連接圖如圖4所示。 將TMS320VC5509內部采樣速率發生器的輸入參考時鐘設置為CPU時鐘，通過對CPU時鐘的分頻來得到串口移位時鐘和幀同步信號，并由TMS320VC5509提供收發雙方的移位時鐘，而幀同步信號則由發送方提供。同時將TMS320VC33設置為標準模式、固定速率的工作方式，與TMS320VC5509的串口匹配。通過雙方設置可以進行每幀16bit或32bit的傳輸。這樣雙方DSP可以通過握手，采用中斷或查詢方式來進行數據的高速收發，并且還可以靈活地對雙方串口的工作方式進行改進。 下面給出TMS320VC5509多通道緩沖串口及TMS320VC33串行口通信的關鍵程序段。 TMS320V C5509多通道緩沖串口初始化程序: MOV #0x0000，PORT(#SPCR2_1) ；采用多通道緩沖模式 MOV #0x0000，PORT(#SPCR1_1) MOV #0x0040，PORT(#RCR1_1) ；接收每幀1個階段,每階段1個字，字長 MOV #0X0001，PORT(#RCR2_1) ；16比特，不壓擴，1比特延遲 MOV #0x0040，PORT(#XCR1_1) ；發送每幀1個階段,每階段1個字，字長 MOV #0X0001，PORT(#XCR2_1) ；16比特，不壓擴，1比特延遲 MOV #0x0003，PORT(#SRGR1_1) ；脈寬1個clkr/x，clkr/x為4分頻（最大） MOV #0x200f，PORT(#SRGR2_1) MOV #0x0B00，PORT(#PCR1) ； fsr設為輸入 MOV #0x0040，PORT(#SPCR2_1) ；GRST=1，啟動采樣速率發生器 MOV #0x00c0，PORT(#SPCR2_1) ；FRST=1，啟動幀同步 MOV #0x00c1，PORT(#SPCR2_1) ；XRST=1，啟動發送器 MOV #0x0001，PORT(#SPCR1_1) ；RRST=1，啟動接收器 TMS320VC33串行口初始化程序： LDI @p0_addr，ar0 ；p0_addr=808040h 總體控制寄存器 LDI 331h，r1 ；FSX/DX 設定為輸出 CLKX設定為輸入 STI r1，*+ar0(2) ；FSX/DX/CLKX串口控制寄存器 LDI 111h，r1 ；FSR/DR/CLKR設定為輸入 STI r1，*+ar0(3) ；FSR/DR/CLKR串口控制寄存器 LDI @p0_global，r1 ；00e940004h 固定速率 標準模式 16bit STI r1，*ar0 LDI @buff_rec，ar7 ；接收緩沖區 LDI 020h，ie ；CPU串行端口0接收中斷啟用 STIR1，*+AR0(8) ；AR0指向串行端口總體控制寄存器(00808040h) 結束語 現代通信技術和超大規模集成電路以及高速信號處理器的高速發展，使得短波猝發擴頻通信在軍事通信中極具潛力。本文給出了一種DS-QPSK短波擴頻猝發通信的系統實現方案，并運用TMS320VC33、TMS320VC5509和ALTERA公司的Cyclone系列FPGA構建的硬件平臺進行了DSP+FPGA的混合硬件實現，得到的系統性能已達到預期的要求，實現了數據的有效實時處理。 |
