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1 引言 在信息技術(shù)高速發(fā)展的今天,電子系統(tǒng)數(shù)字化已經(jīng)成為有目共睹的趨勢,從傳統(tǒng)應(yīng)用中小規(guī)模芯片構(gòu)造電路系統(tǒng)到廣泛地應(yīng)用單片機,到今天DSP及FPGA在系統(tǒng)設(shè)計中的應(yīng)用,電子設(shè)計技術(shù)已邁入了一個全新階段。FPGA不僅具有容量大,邏輯功能強的特點,而且兼有高速、高可靠性。隨著EDA技術(shù)的發(fā)展和VLSI工藝技術(shù)的進步,特別是軟/硬件IP芯核產(chǎn)業(yè)的迅猛發(fā)展,可編程片上系統(tǒng)(SOPC)己經(jīng)大量使用。本文通過對高精度數(shù)字電源系統(tǒng)的研發(fā),提出了FPGA在數(shù)字電源控制器的應(yīng)用思路。 2 系統(tǒng)組成 本系統(tǒng)是以單片現(xiàn)場可編程門陣列(FPGA)為基礎(chǔ)的全數(shù)字控制的高精度開關(guān)電源。數(shù)字控制的H橋脈寬調(diào)制的DC-DC變換器電源系統(tǒng)如圖1所示。 圖中,功率主電路由三相整流器、低頻LC濾波電路、DC-DC功率變換器、輸出高頻濾波電路等幾部分構(gòu)成;控制及調(diào)節(jié)功能主要由基于FPGA的數(shù)字電源控制器完成,可以按設(shè)計要求來調(diào)節(jié)電源輸出電壓、電流。 FPGA中主要分兩大模塊,第一個模塊是由軟核CPU組成的通訊管理模塊;第二個模塊由幾個DSP塊組成,主要完成調(diào)節(jié)器的PI或PID運算、高分辨率PWM信號的產(chǎn)生以及數(shù)字濾波等。 在PWM開關(guān)電源中,PWM波形的產(chǎn)生及其準確調(diào)制至關(guān)重要。當使用FPGA數(shù)字控制器時,電流環(huán)及電壓環(huán)的調(diào)節(jié)方式為數(shù)字化的PI(比例積分)或PID(比例積分微分)調(diào)節(jié),反饋電流或電壓信號經(jīng)過A/D(模擬/數(shù)字)轉(zhuǎn)換后輸入到控制器,由控制器調(diào)節(jié)脈沖的寬度。 采用上述方案的數(shù)字化電源相對于傳統(tǒng)的模擬控制方式,具有顯而易見的優(yōu)勢。對于不同的負載對象,可以通過在軟件中修改調(diào)節(jié)器參數(shù)來滿足指標要求,并且可以按照實際需要自由配置成為單環(huán)或雙環(huán)控制系統(tǒng)。這些都是在軟件中完成的,系統(tǒng)控制調(diào)節(jié)單元的硬件無需重復(fù)配置。 3 軟核Nios CPU 在QuartusII開發(fā)軟件中使用SOPC Builder開發(fā)工具可以快速構(gòu)造一個Nios軟核CPU,嵌入到FPGA器件中,Nios軟核CPU如圖2所示。在本例中構(gòu)造了UART-RS232、Ethernet通訊功能,LCD液晶屏顯示功能,數(shù)字量、開關(guān)量I/O及外部數(shù)據(jù)存儲管理等功能,通過Nios II的集成開發(fā)環(huán)境Nios II IDE,使用C/C++高級語言對Nios軟核CPU進行編程。就能完成FPGA同上位機RS232口或者Ethernet網(wǎng)的通訊、本地信息采集及顯示、數(shù)據(jù)存儲管理等。在FPGA內(nèi)部通過地址總線和數(shù)據(jù)總線來管理其他DSP塊或IP核的協(xié)調(diào)工作。 4 調(diào)節(jié)器算法(PI或PID) 調(diào)節(jié)器的算法在數(shù)字電源是一個至關(guān)重要的環(huán)節(jié),它的好壞直接影響到電源系統(tǒng)的各項性能指標。 以某加速器六極磁鐵所需電源為對象,主要參數(shù)如下: 磁鐵:Rm=0.14H,Lm=0.266mΩ 電源:Un=70V,電壓紋波小于1×10-3(1kHz以下); In=200A,電流紋波小于5×10-5,跟蹤誤差小于1×10-4。 若采用電流單閉環(huán)控制,并采用PI調(diào)節(jié)器,仿真的系統(tǒng)模型如圖3所示。 圖3中,上位電流給定信號通過16位DAC轉(zhuǎn)換后,與DCCT輸出的電流反饋信號進行比較,得到誤差信號,此誤差經(jīng)過誤差放大器放大后送入PI調(diào)節(jié)器,由調(diào)節(jié)器的輸出來控制PWM并驅(qū)動功率器件,從而實現(xiàn)負載對象所要求的高精度輸出電流。 在Matlab/Simulink中對圖3所示系統(tǒng)加以斜坡給定,可仿真得到系統(tǒng)響應(yīng)如圖4所示。可以看出系統(tǒng)無超調(diào),跟蹤誤差小于0.02A(0.02/200=1×10-4),滿足系統(tǒng)要求的指標。 仿真完成后可以通過DSPBuilder系統(tǒng)設(shè)計工具構(gòu)造一個含有HDL語言的PID功能的DSP塊。這個DSP塊可以作為一個IP核供FPGA直接調(diào)用。其輸出用于PWM調(diào)制。 5 高精度PWM脈沖的生成 FPGA實現(xiàn)PWM部分設(shè)計框圖如圖5所示。 PWM的生成主要由脈寬寄存器、緩沖寄存器、周期寄存器、死區(qū)寄存器、死區(qū)發(fā)生器、數(shù)值比較器、控制邏輯等部分組成。脈寬寄存器,決定各路PWM信號的脈寬;緩沖寄存器,實現(xiàn)對脈寬數(shù)據(jù)的緩沖;周期寄存器,決定PWM的斬波周期;死區(qū)寄存器,決定H橋臂的死區(qū)時間。脈寬寄存器在每個開關(guān)周期更新一次,其輸出數(shù)據(jù)經(jīng)緩沖后與基準計數(shù)器進行數(shù)值比較,得到各路PWM信號。再經(jīng)死區(qū)電路處理,最后產(chǎn)生4路PWM驅(qū)動信號,驅(qū)動相應(yīng)的功率器件。 基準計數(shù)器,用來產(chǎn)生類似模擬電路中的三角波基準,是一個最小計算值為0,最大計算值為周期寄存器中保存的數(shù)值、計數(shù)方向交替變換的可逆計數(shù)器。基準計數(shù)單元在最大計數(shù)值時產(chǎn)生一個同步信號SYN,當其有效時將4個脈沖寬度的數(shù)據(jù)存入各自的緩沖寄存器,實現(xiàn)雙緩沖,使各個脈沖寬度寄存器在SYN無效時可依次更新而不影響最終的功率器件導(dǎo)通。 6 結(jié)束語 本文以FPGA芯片EP1C20為核心,敘述了實現(xiàn)數(shù)字化電源控制調(diào)節(jié)器的一種方法,根據(jù)現(xiàn)場工藝要求在FPGA中可靈活配置控制方案而無需重新配置硬件,外圍電路(如ADC、DAC等)選用高精度、低溫漂的器件,從而實現(xiàn)高精度的數(shù)字化電源,這是模擬系統(tǒng)所不及的。同時,由于控制調(diào)節(jié)的核心采用了數(shù)字化電路,系統(tǒng)自身的抗干擾能力明顯優(yōu)于模擬系統(tǒng)。 目前,在很多應(yīng)用領(lǐng)域中,需要數(shù)十臺甚至更多電源同時協(xié)調(diào)工作,即適應(yīng)網(wǎng)絡(luò)化電源應(yīng)用,而上述方案的數(shù)字化電源,通過Nios軟核CPU的強大通訊功能,可以很方便的實現(xiàn)批量電源的網(wǎng)絡(luò)化管理。 |
