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門陣列邏輯電路在數字系統設計中得到廣泛的應用，因此從GAL、EPLD直至目前的FPGA（現場可編程門陣列），容量和功能以及可靠性都得到很大的發展。目前的FPGA結構采用總線方式，布局布線方便靈活，Altera公司的FLEX10K系列FPGA掩埋帶有入出寄存器的RAM塊，更加方便地應用于CPU系統。隨著器件的發展，開發環境進一步得到優化。 Altera公司的Maxplus II為用戶提供了良好的開發環境，含有豐富的庫資源，很容易實現各種電路設計和完成較復雜的運算，使一部分軟件硬化，這對高速系統來說，是非常有效的。它支持多種輸入方法，并有極強的仿真系統，支持你隨心所欲的設計。最大的優點是支持在線調試，這對于長期從事電路設計調試者來說，極大地提高了效率。 分組無線網作為一種重要的無線分組通信形式，在軍事和民用通信領域一直受到廣泛的重視。信息技術的迅猛發展對分組無線網提出更高的要求，即要求更高的信息速率，支持綜合業務，具有很強的抗干擾性能等。要滿足這些要求，必須采用新技術來設計新一代分組無線終端。我們提出了采用多進制正交擴頻的方法，以實現高速(256kbps和512kbps安全可靠的通信，提出了新的設計思路并采用一系列新技術。應用Altera公司的FLEX10K系列FPGA實現多進制正交擴頻編碼，快速Hadamard變換法，時序控制邏輯等功能，極大地簡化了系統。本文就系統原理和FPGA的應用展開討論。 １ 多進制擴頻編碼的實現 1.1 正交擴頻系統的組成 綜合考慮系統帶寬和通信速率以及實現的復雜性等因素，我們確定采用16進制的正交擴頻方案，并用Walsh函數作為擴頻正交碼，信息速率分為兩檔，函數周期分別為64（低速）和32（高速）。Walsh函數其自相關特性較差，同步捕獲困難，我們提出在原多進制正交擴頻的基礎上，增加一個輔助的同步邏輯信道的新方法。并選用m序列作為其擴頻碼，該同步信道信號被調制到與信息信道正交的載頻上，圖１給出了調制部分的原理框圖。傳輸數據經串并變換將信息每4個比特分為一組，完成２到16進制變換。I信道傳輸同步控制及輔助信息（導頻信道），并采用ｍ序列調制。而Q信道傳輸數據信息（信息信道），采用Walsh函數編碼。I、Q支路分別進行正交調制，合成QPSK調制的中頻信號送至電臺。 1.2 正交擴頻編碼規則 前面已介紹了同步碼和信息碼分別采用m序列和Walsh函數進行擴頻。如果按照所給的框圖來實現，必須加乘法器，增加了系統的復雜性。查表編碼以其快速、簡單、方便等優點受到人們的青睞，故編碼采用存儲查表法。把所選取周期為64的m序列分別和16種Walsh函數（32位/64位），依據I、Q支路次序按位交織后形成數據儲存于EPROM，然后根據同步信息和數據信息作為地址進行查表。同步支路每一比特對應于一個周期為64的m序列。信息支路在低速情況下，64位Walsh函數與同步支路碼長相同，而在高速情況下，64位的同步碼要與兩個32位Walsh函數依次交織。因此，需要一位地址做奇偶控制。根據上述編碼規則，規定速率控制位為高位地址，同步碼為次高位地址。 1.3 正交擴頻編碼的實現 圖2示出多進制擴頻編碼的實現原理。其中，分頻鏈形成低位地址、EPROM的片選線、并／串變換的鎖存信號和移位信號以及其他時鐘源。串／并變換輸出形成信息地址。地址形成單元主要是控制兩種速率下的地址選擇，選取不同的擴頻碼。當速度為低速時，A3=Ax ，而Sd0～Sd3對應為A4～A7；當速度為高速時，A3=Sd0，而A7=Ax，用來做奇偶定位，Sd0～Sd3對應為A3～A6。同步碼產生單元輸出同步支路的同步序列，依次為32位0、1碼和48位巴克碼。時鐘控制單元產生巴克碼和擾碼使能信號，并在同步碼發完時刻給終端送出時鐘信號TXC。從圖中可以看出，采用查表法很方便地實現了正交擴頻編碼，用一些時序組合電路替代了復雜的乘法器。 由于Walsh函數自相關性很差，抗多徑的能力很弱。而擴頻通信的抗多徑能力完全由擴頻序列的自相關能力決定。因此，多徑傳播的情況下直接使用Walsh函數序列擴頻必將帶來嚴重的碼間串擾。為了減少Walsh函數序列擴頻的碼間串擾、增加系統的保密性和抗干擾能力，通常在正交擴頻后再乘上一個長碼序列做擾碼，改善Walsh函數自相關特性。我們采用了24位的長擾碼。由CPU通過系統總線將２４位的掩碼和初始碼加載給FPGA，然后與輸入數據進行動態運算。經過加擾的Q支路信息和I支路同步信息，合成擴頻編碼后的數據比特流進行QPSK調制。我們用Altera公司的FLEX81188-240-2芯片實現所有的邏輯電路，內部邏輯資源占用30%左右，I/O腳占用87%左右，布線資源占用40%左右，余留部分資源便于系統擴展。 ２ 正交擴頻碼的解擴解調 信號的解擴接收框圖見圖3。其中FPGA在I信道接收的同步時鐘控制下對Q信道進行多進制相關解擴運算，是接收機電路的核心單元。考慮到在高速分組無線網環境下要進行相干接收非常困難，我們采用了最佳非相干接收原理進行多進制正交碼解擴運算。其中，多路相關解擴運算部分結構復雜，資源消耗量大，是FPGA實現的最主要工作。 圖３中的多進制解擴單元是接收機的核心單元，完成了最佳非相干運算的核心部分。運算量大，用軟件方法很難實現。經評估我們發現，采用AD公司最新的DSP器件ADSP21062也只能實現其運算量的1/3左右。我們用一片Altera公司的FLEX10K100實現了并行相關解擴算法實現的三種方案：串行FHT法、并行FHT法、并行積分法。 圖４是并行FHT方案的實現原理圖。經統計內部邏輯資源約占用70%，I/O腳占用10%左右，布線資源占用60%左右。 系統收發兩端經中頻對接，多進制正交擴頻通信系統對QPSK調制的多進制擴頻信號能夠進行正確解擴和解調，證明設計方案正確可行。 總之，我們項目的要求是設計和實現應用于未來高速分組無線網中的新一代分組無線終端，支持難度比較大，必須采用一系列新的技術和新的器件才能實現。我們通過應用Altera公司最新的FPGA產品，充分利用了其高速、大容量、組合靈活方便等優點，并用Altera的Maxplus=II開發環境所提供的庫資源，最大限度地利用和發揮FPGA的優勢，不但大大簡化了系統設計，而且縮短了設計周期。 |
