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可編程邏輯器件(PLD)在規(guī)模、速度、嵌入式處理器內(nèi)核及其它IP供應(yīng)等方面的進(jìn)步，都仍不足以實(shí)現(xiàn)系統(tǒng)級(jí)可編程芯片的設(shè)計(jì)。這需要一種架構(gòu)清晰的系統(tǒng)級(jí)方法來(lái)處理系統(tǒng)級(jí)設(shè)計(jì)復(fù)雜性，以獲得與PLD技術(shù)相媲美的在上市周期方面的優(yōu)勢(shì)。 在過(guò)去，PLD客戶喜歡MAX+PLUS II的集成特性。MAX+PLUS II是一個(gè)完全集成的設(shè)計(jì)體系，包括設(shè)計(jì)輸入、綜合、仿真、布局布線以及時(shí)序分析�，F(xiàn)在，這些客戶又開(kāi)始要求使用最好的綜合工具、仿真工具和時(shí)序分析工具。PLD布局布線工具必須以某種方式滿足這一變化的要求，它使整個(gè)設(shè)計(jì)方法在定位上看起來(lái)更像一種ASIC設(shè)計(jì)方法。如果這一新的PLD方法能正確地構(gòu)建起來(lái)，它將比ASIC技術(shù)更快地促進(jìn)IP的應(yīng)用，并支持只有可編程技術(shù)才能提供的靈活性及可定制性。 目前IP在高密度器件中的使用已很普遍。盡管客戶采用總線接口功能IP(如66MHz PCI)和DSP功能IP(如FIR濾波器)已經(jīng)好幾年了，但現(xiàn)在出現(xiàn)了三種根本的變化。第一，專用編譯器可為IP提供大量的功能和靈活性。例如，一個(gè)新的FIR濾波編譯器能使濾波器的設(shè)計(jì)具有任何數(shù)量的抽頭，而且加入了能支持4位到32位系數(shù)精度的內(nèi)建系數(shù)生成器。FIR編譯器也能支持選擇抽取和插入、串行和并行算法。其結(jié)果就形成了一個(gè)可滿足用戶對(duì)性能和面積要求的最優(yōu)化濾波器，它同時(shí)也易于進(jìn)行修改和重估算，以適應(yīng)系統(tǒng)要求的變化。 改進(jìn)設(shè)計(jì)方法的第二個(gè)重要變化是現(xiàn)在提供給業(yè)界標(biāo)準(zhǔn)工具的接口。以FIR編譯器為例，它現(xiàn)在能產(chǎn)生MATLAB、Simulink、VHDL和Verilog HDL仿真原型，使之與強(qiáng)大工具的鏈接更加緊密。支持DSP應(yīng)用(如Reed-Solomon糾錯(cuò))的類似應(yīng)用編譯器也已出現(xiàn)。 第三個(gè)與IP有關(guān)的重要變化是出現(xiàn)了針對(duì)可編程邏輯器件的最優(yōu)化嵌入式處理器IP，這種高性能處理器IP可使SoPC設(shè)計(jì)性能的真正潛力得到實(shí)現(xiàn)。在理想情況下，設(shè)計(jì)者可簡(jiǎn)單地用C語(yǔ)言代碼來(lái)具體表達(dá)系統(tǒng)規(guī)范，而且設(shè)計(jì)工具也會(huì)自動(dòng)地在嵌入式處理器中分離某些算法，并對(duì)其余算法進(jìn)行邏輯綜合。但實(shí)際上，這些工具目前還達(dá)不到如此先進(jìn)的水平。在PLD內(nèi)集成嵌入式處理器將給設(shè)計(jì)者帶來(lái)更多新的復(fù)雜性問(wèn)題。新的設(shè)計(jì)方法必須解決諸如建模、集成處理器和PLD設(shè)計(jì)輸入以及智能化開(kāi)發(fā)總線接口單元等問(wèn)題，以便優(yōu)化系統(tǒng)性能。 為了最優(yōu)地解決系統(tǒng)級(jí)問(wèn)題，這些工具必須提供處理器內(nèi)核如何與存儲(chǔ)器、外圍器件、I/O模塊進(jìn)行交互的精確完整的模型。采用硬件內(nèi)核處理器進(jìn)行設(shè)計(jì)通常需要處理器的總線功能模型，以描述設(shè)計(jì)中特定系統(tǒng)總線操作、時(shí)序以及與其它模塊的接口情況。軟件內(nèi)核處理器需要用正確的行為模型來(lái)驗(yàn)證在實(shí)際PLD設(shè)計(jì)中是否滿足處理器子系統(tǒng)的時(shí)序要求。與整個(gè)SoPC設(shè)計(jì)的VHDL或Verilog仿真、行為仿真的連接以及對(duì)VHDL及Verilog測(cè)試平臺(tái)的支持也是必需的。 確保嵌入式處理器在PLD中成功應(yīng)用的關(guān)鍵是開(kāi)發(fā)一種可選擇特定處理器、選擇所有適當(dāng)外圍功能和外部存儲(chǔ)控制器并定義內(nèi)存映射的直接方法。Altera SoPC Builder采用常見(jiàn)的MegaWizard平臺(tái)為設(shè)計(jì)者提供適當(dāng)?shù)倪x項(xiàng)。圖1顯示了Nios軟件內(nèi)核處理器的外圍器件選項(xiàng)。 一旦選定外圍器件和內(nèi)存映射，諸如生成處理器的C語(yǔ)言代碼、選擇RTOS和外設(shè)驅(qū)動(dòng)器等問(wèn)題就變得很關(guān)鍵。在對(duì)PLD進(jìn)行編程時(shí)，它必須與一個(gè)設(shè)備文件一起進(jìn)行編程，該設(shè)備文件含有嵌入式處理器初始化代碼和傳統(tǒng)的PLD初始化文件。 目前，不僅僅是這一設(shè)計(jì)方法中的IP部分正在改變，在其它許多方面，這一設(shè)計(jì)方法也正越來(lái)越接近現(xiàn)有的ASIC設(shè)計(jì)方法�？蛻粽趯で笠酝慌cASIC設(shè)計(jì)相關(guān)的工具。去年，功能和時(shí)序仿真對(duì)大多數(shù)PLD客戶來(lái)說(shuō)還能夠滿足要求。而如今，客戶正在尋求運(yùn)用行為仿真工具來(lái)優(yōu)化設(shè)計(jì)過(guò)程。為了滿足這一要求，Altera還在其所有工具中集成了Model Technology公司的行為仿真工具。這些工具還可提供測(cè)試平臺(tái)功能，以加速仿真過(guò)程。設(shè)計(jì)者正試圖在提高仿真速度與不犧牲準(zhǔn)確性這兩種需求之間找到平衡，并根據(jù)精度的大小可伸縮性地有效壓縮邏輯的數(shù)量。類似Modelsim的仿真工具能使設(shè)計(jì)者能對(duì)這一平衡進(jìn)行智能控制。 基于仿真矢量文件的功率估計(jì)工具也已上市。這些工具使用了代表實(shí)際器件運(yùn)行的仿真矢量文件，與基于設(shè)計(jì)規(guī)模、時(shí)鐘速度和節(jié)點(diǎn)轉(zhuǎn)換速率的前一代功耗估計(jì)工具相比，它可更加精確地對(duì)PLD功率消耗進(jìn)行建模。客戶也正在尋求以基于典型延遲的時(shí)序仿真來(lái)補(bǔ)充基于最少時(shí)序的時(shí)序仿真，以驗(yàn)證該設(shè)計(jì)可在所有工作電壓范圍內(nèi)都能正常工作。 通常，設(shè)計(jì)方法發(fā)生變化的原因不是因?yàn)樾鹿ぞ咛嵘讼到y(tǒng)性能，就是因?yàn)樗鼈兲岣吡松a(chǎn)率，從而縮短了設(shè)計(jì)周期�；贑的設(shè)計(jì)和行為綜合工具可以縮短設(shè)計(jì)周期，今天這些工具面臨的挑戰(zhàn)就是一個(gè)更高級(jí)的抽象方法是否能產(chǎn)生與現(xiàn)有的HDL方法可媲美的性能。由于ASIC技術(shù)經(jīng)常能提供很高的性能(這是以靈活性和上市時(shí)間為代價(jià)的)，PLD客戶一般需要PLD所能提供的所有性能。這些生產(chǎn)力提升工具只有以某種可提供最優(yōu)性能的方式解決了這一抽象/性能的折衷問(wèn)題之后，它們才是現(xiàn)實(shí)可行的。也只有當(dāng)這些工具變得可行時(shí)，PLD領(lǐng)域的形式驗(yàn)證才有可能進(jìn)行。 雖然目前PLD工具能提高性能，但是顯然仍需要不斷努力。智能邏輯布局和時(shí)序驅(qū)動(dòng)布線技術(shù)的新發(fā)展很快地促進(jìn)了性能的提高，在過(guò)去幾個(gè)月里將fMAX的性能提升了40％到50％。而與傳統(tǒng)綜合工具進(jìn)行更加緊密的集成，并加入更精確的時(shí)序估計(jì)和閉環(huán)綜合，這些舉措都將更進(jìn)一步地提高性能。 采用PLD的最大好處之一就是它能夠提供一個(gè)靈活的硬件平臺(tái)，設(shè)計(jì)師通過(guò)這個(gè)平臺(tái)就能夠在設(shè)計(jì)過(guò)程早期進(jìn)行軟件開(kāi)發(fā)、建模、系統(tǒng)級(jí)仿真和協(xié)同驗(yàn)證。在設(shè)計(jì)早期階段就獲得一種硬件解決方案只有當(dāng)它確實(shí)能實(shí)現(xiàn)一個(gè)高效系統(tǒng)級(jí)調(diào)試進(jìn)程時(shí)才成為一種優(yōu)勢(shì)。第一代調(diào)試產(chǎn)品，如采用嵌入式邏輯分析儀的SignalTap技術(shù)，在器件以全速運(yùn)行時(shí)，可以觀察到所有內(nèi)部設(shè)計(jì)節(jié)點(diǎn)。未來(lái)的發(fā)展將為原始HDL源代碼帶來(lái)同樣的可見(jiàn)性。 隨著器件復(fù)雜度的不斷提高，設(shè)計(jì)方法必須通過(guò)縮短設(shè)計(jì)周期且不犧牲性能來(lái)促進(jìn)生產(chǎn)力的進(jìn)步。如果成功的話，這一技術(shù)將會(huì)促進(jìn)基于PLD的產(chǎn)品搶占傳統(tǒng)嵌入式處理器市場(chǎng)，并進(jìn)一步加劇門陣列市場(chǎng)的下滑。 |
