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1 前言 現(xiàn)場(chǎng)可編程邏輯器件（FPGA）在高速采集系統(tǒng)中的應(yīng)用越來越廣，由于FPGA對(duì)采集到的數(shù)據(jù)的處理能力比較差，故需要將其采集到的數(shù)據(jù)送到其他CPU系統(tǒng)來實(shí)現(xiàn)數(shù)據(jù)的處理功能，這就使FPGA系統(tǒng)與其他CPU系統(tǒng)之間的數(shù)據(jù)通信提到日程上，得到人們的急切關(guān)注。本文介紹利用VHDL語言實(shí)現(xiàn) FPGA與單片機(jī)的串口異步通信電路。 整個(gè)設(shè)計(jì)采用模塊化的設(shè)計(jì)思想，可分為四個(gè)模塊：FPGA數(shù)據(jù)發(fā)送模塊，F(xiàn)PGA波特率發(fā)生控制模塊，F(xiàn)PGA總體接口模塊以及單片機(jī)數(shù)據(jù)接收模塊。本文著重對(duì)FPGA數(shù)據(jù)發(fā)送模塊實(shí)現(xiàn)進(jìn)行說明。 2 FPGA數(shù)據(jù)發(fā)送模塊的設(shè)計(jì) 根據(jù)RS232 異步串行通信來的幀格式，在FPGA發(fā)送模塊中采用的每一幀格式為：1位開始位+8位數(shù)據(jù)位+1位奇校驗(yàn)位+1位停止位，波特率為2400。本系統(tǒng)設(shè)計(jì)的是將一個(gè)16位的數(shù)據(jù)封裝成高位幀和低位幀兩個(gè)幀進(jìn)行發(fā)送，先發(fā)送低位幀，再發(fā)送高位幀，在傳輸數(shù)據(jù)時(shí)，加上文件頭和數(shù)據(jù)長(zhǎng)度，文件頭用555555來表示，只有單片機(jī)收到555555時(shí)，才將下面?zhèn)鬏數(shù)臄?shù)據(jù)長(zhǎng)度和數(shù)據(jù)位進(jìn)行接收，并進(jìn)行奇校驗(yàn)位的檢驗(yàn)，正確就對(duì)收到的數(shù)據(jù)進(jìn)行存儲(chǔ)處理功能，數(shù)據(jù)長(zhǎng)度可以根據(jù)需要任意改變。由設(shè)置的波特率可以算出分頻系數(shù)，具體算法為分頻系數(shù)X=CLK/(BOUND*2)�？捎纱耸剿愠鏊璧娜我獠ㄌ芈�。下面是實(shí)現(xiàn)上述功能的VHDL源程序。 Library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity atel2_bin is port( txclk: in std_logic; --2400Hz的波特率時(shí)鐘 reset: in std_logic; --復(fù)位信號(hào) din: in std_logic_vector(15 downto 0); --發(fā)送的數(shù)據(jù) start: in std_logic; --允許傳輸信號(hào) sout: out std_logic --串行輸出端口 ); end atel2_bin; architecture behav of atel2_bin is signal thr,len: std_logic_vector(15 downto 0); signal txcnt_r: std_logic_vector(2 downto 0); signal sout1: std_logic; signal cou: integer:=0; signal oddb:std_logic; type s is(Start1,start2,shift1,shift2,odd1,odd2,stop1,stop2); signal state:s:=start1; begin process(txclk) begin if rising_edge(txclk) then if cou3 and state=stop2) then thr'0'); sout1 if start='1' then if cou=3 then len'0'); state oddb --奇校驗(yàn)位 if ddb='1' then sout1 sout1 tsr1:=thr(15 downto 8); oddb2:=thr(15 downto 8); sout1'0'); state oddb --奇校驗(yàn)位 if ddb='1' then sout1 sout1其中各信號(hào)的說明已在程序中標(biāo)明了。波形仿真圖如圖2所示。 圖2 FPGA數(shù)據(jù)發(fā)送時(shí)序仿真圖 圖中Din寫入值為3355H，波特率為2400Hz，Start信號(hào)始終置邏輯1，即隨時(shí)都能發(fā)送數(shù)據(jù)。Reset信號(hào)邏輯1時(shí)復(fù)位，邏輯0時(shí)電路開始工作。THR是數(shù)據(jù)寄存器，文件頭、數(shù)據(jù)長(zhǎng)度以及數(shù)據(jù)位都先寄存到THR中，Len是數(shù)據(jù)長(zhǎng)度，TSR是低8位數(shù)據(jù)幀寄存器，TSR1是高8位數(shù)據(jù)幀寄存器。數(shù)據(jù)長(zhǎng)度Len定為02H，發(fā)送時(shí)先發(fā)送低8位55H，后發(fā)送高8位33H，一共發(fā)送兩遍。發(fā)送的數(shù)據(jù)格式說明：當(dāng)發(fā)送55H時(shí)，其二進(jìn)制為01010101，則發(fā)送的數(shù)據(jù)的二進(jìn)制數(shù)為00101010111（1位開始位+8位數(shù)據(jù)位+1位奇校驗(yàn)位+1位停止位）。 單片機(jī)部分先對(duì)FPGA發(fā)送過來的文件頭進(jìn)行確認(rèn)，正確就接收文件，否則放棄接收的數(shù)據(jù)。根據(jù)FPGA發(fā)送模塊的協(xié)議，對(duì)串口控制寄存器SCON和波特率控制寄存器PCON的設(shè)置即可實(shí)現(xiàn)。 3 總結(jié) 目前電子產(chǎn)品的開發(fā)中經(jīng)常要綜合運(yùn)用EDA技術(shù)、計(jì)算機(jī)控制技術(shù)、數(shù)字信號(hào)處理技術(shù)，那么電路各部分經(jīng)常需要數(shù)據(jù)交換。本文也是基于此給出這方面應(yīng)用的實(shí)例，供開發(fā)者交流。 |
