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在芬蘭舉行的國際SoC會議上，Catena Radio Design公司的CTO Kianush做了主題演講：SoC中低功耗RF收發器的設計策略，它涉及到當前的一個問題即高度集成對數字電路來講很有利，但是對RF設計者來講卻是個頭疼的問題，主要問題包括串擾（數字噪聲引入電源和信號線），無法接受的電源特性以及成本問題。 Kianush在演講中提到的最大挑戰是射頻共存(比如GPS, 藍牙和蜂窩通信)的問題。當想要更多的集成多個收發器在一個die中來降低成本時，將所有的射頻部分完美地放在一起會由于接口問題而變成一個大難題。另外，在大小適當的晶片上實現這樣的射頻設計也是個問題，因為Vdd總是與更小器件尺寸匹配，所以太低的Vdd會降低射頻的信號處理能力，引起更多的泄漏（因為更薄的氧化層），增加1/f閃爍噪聲。 器件尺寸的縮放對RF收發器的功率耗散并沒有幫助，因為發送器的功率由政府法規確定，它并不像數字電路一樣功耗完全由技術決定。 SoC中的RF收發器包含了模擬、RF、混合信號以及DSP電路。這是個很難做的混合物，所以現在有趨勢將收發器做的盡量數字化，這個趨勢就是軟件無線電（SDR），它看上去是RF領域在這個年代的圣杯。通過校準和糾正技術，一個更加數字化的收發器可以用DSP來補償低成本的模擬電路所帶來的影響。 在一些RF應用中，平均功率消耗不由工作功率決定，而是由待機功耗決定，此時RF收發器是關閉的，只有處理器和總線處于工作狀態。Kianush展示了一個ZigBee的例子，射頻工作時間為1ms，待機時間為100ms到4s，此時，由于發送周期很短，1mA的待機電流導致的能量消耗會是20mA的發射電流導致的消耗的10倍。 制程的發展也會引起泄漏。對于一個恒壓源，從180nm到130nm就會使泄漏增加10倍，問題出在更薄的柵極氧化層，在90nm光刻中它只有5個原子層（1.2nm）。繞過這個問題的一個方法是給系統的非易失性內存一個單獨的電源，并在待機期間關閉所有電路。好消息是基于鉻的高K絕緣材料在45nm制程上比65nm制程將泄漏減小了若干數量級。 對RF發送器來講效率主要由功放（PA）的效率決定。GSM、藍牙和ZigBee的發送器可以使用C類PA，相比于蜂窩電話射頻采用的高度線性的A類PA來講，C類不是很線性但是效率很高。接受器的功耗主要由動態范圍的要求確定，由噪底和最大預計信號間的關系確定。 最后，Kianush講到他們正在研發需要更少電感的發送器和接收器，因為數字電路可以只用一個電感就將成百上千門電路放到一個晶圓中。 |
