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1 引言 隨著EDA技術(shù)的發(fā)展，使用硬件語言設(shè)計可編程邏輯器件(PLD)/現(xiàn)場可編程門陣列(FPGA)成為一種趨勢。FPGA是一種將門陣列的通用結(jié)構(gòu)與PLD的現(xiàn)場可編程特性結(jié)合為一體的新型器件，具有集成度高、通用性好、設(shè)計靈活、編程方便、產(chǎn)品上市快等諸多優(yōu)點。美國Xilinx公司于1985年領(lǐng)先推出了FPGA。目前市場上應(yīng)用較廣泛的FPGA產(chǎn)品當數(shù)Xilinx公司的Spartan和Virtex系列及Al-tera公司的ACEX和APEX系列。 目前最主要的硬件描述語言是VHDL和Ver-ilog HDL。VHDL發(fā)展的較早，語法嚴格，而VerilogHDL是在C語言的基礎(chǔ)上發(fā)展起來的硬件描述語言，語法較自由。在工程應(yīng)用尤其是在有關(guān)控制電路的設(shè)計中，用VHDL硬件描述語言設(shè)計FPGA經(jīng)常會遇到以下三個問題：實現(xiàn)等占空比、非等占空比整數(shù)分頻的分頻電路；在時鐘控制下對同步脈沖信號任意時間量的延遲；使用VHDL語言進行雙向電路的設(shè)計。 2 常見問題 2.1 分頻電路 分頻電路是數(shù)字系統(tǒng)設(shè)計中的基本電路。在硬件電路設(shè)計中，時鐘信號是最重要的信號之一，經(jīng)常需要對較高頻率的時鐘進行分頻操作，得到較低頻率的時鐘信號。分頻電路一般分為三種： 第一種是任意占空比的偶數(shù)分頻及非等占空比的奇數(shù)分頻，通常由計數(shù)器或計數(shù)器的級聯(lián)來完成。 第二種是等占空比的奇數(shù)分頻電路。要實現(xiàn)占空比為50％的M=2N+1分頻電路，本文采用計數(shù)器和1個或門來實現(xiàn)。 利用時鐘的上升沿計數(shù)，設(shè)計一個模M的計數(shù)器：下降沿時判斷計數(shù)器的值并產(chǎn)生占空比為1：2N的M分頻器C1；上升沿時判斷計數(shù)器的值并產(chǎn)生占空比為N：N+1的M分頻器CO。兩個分頻器的輸出端相或既可實現(xiàn)等占空比的M分頻器。程序附下。圖1為等占空比5分頻電路的仿真波形。 architecture Behavioral of div is 如果在上述程序最后加入判斷語句，則該段程序可以實現(xiàn)等占空比的任意分頻，判斷M-N的奇偶性：M-N為偶數(shù)，CO就是所要的分頻輸出；M-N為奇數(shù)．C0+C1為所要的分頻輸出。 第三種是小數(shù)分頻電路。實現(xiàn)分頻系數(shù)為N-0.5的分頻器．可以采用1個模N的減法計數(shù)器、1個異或門、1個2分頻器。要想用同一個電路完成多種形式半分頻，可以在半整數(shù)分頻器原理的基礎(chǔ)上對異或門加1個使能控制信號。 2.2 延時電路 延時電路是電子設(shè)計中常用的電路。在學(xué)習(xí)數(shù)字電路時采用555型集成定時器來實現(xiàn)脈沖的延遲，而在進行信號處理時，很多設(shè)計并不能使用555集成定時器來完成。用VHDL語言設(shè)計時一般用計數(shù)器或計數(shù)器的級聯(lián)來實現(xiàn)。下面以一個實例來說明如何實現(xiàn)任意時間量的延時。 在5 MHz時鐘CLK控制下對同步信號SYNC進行N延時(SYNC脈沖寬度為2 μs，脈沖重復(fù)頻率為1 kHz；0μs≤N≤998 μs)。要求每次在同步脈沖上升沿到來時開始延時，并在延時結(jié)束后產(chǎn)生寬度為10 μs的選通信號。 需要產(chǎn)生的延時時序如圖2所示(延時量N=4.2μs)。 這里采用3個計數(shù)器和1個或門產(chǎn)生上述延時信號，如圖3所示，模N計數(shù)器計延時量；模50計數(shù)器計選通信號的寬度；模N+50計數(shù)器用于產(chǎn)生使能信號。用VHDL硬件描述語言進行硬件電路設(shè)計時，同一個進程中不能用2個時鐘來觸發(fā)，而時序圖中又要求在同步脈沖SYNC的上升沿開始延時，為了解決這一問題，采用了模N+50計數(shù)器和1個或門。 當同步脈沖為高電平時，模N計數(shù)器和模N+50計數(shù)器開始計數(shù)，并置dly_en為高電平。模N計數(shù)器滿，置dly_enl為高電平同時產(chǎn)生選通信號。當模N+50計數(shù)器計滿即選通信號產(chǎn)生完之后置dly_en為低電平。當下一個同步脈沖到來時重復(fù)以上過程。這種設(shè)計電路的好處是當同步脈沖的寬度改變時對時序控制并無影響,因為在計數(shù)過程中只用了SYNC的上升沿，從延時開始到選通信號結(jié)束,在或門的作用下SYNC對計數(shù)器不起控制作用。 上述電路的VHDL程序如下： 該程序選擇N=20，即延時量是4.2 μs，由于要使用時鐘來判斷SYNC的上升沿情況，因此，如果令N=0，產(chǎn)生的delay信號仍然會有1個時鐘的固有延時，在計算延時量時應(yīng)充分考慮到這一點，延時量=(N+1)×?xí)r鐘周期。該程序是雷達目標模擬器時序控制程序的一部分，它產(chǎn)生的延時用于模擬目標的距離，隨著目標的運動，要求模擬的延時量也要變化，每次同步脈沖上升沿到來之前，DSP會計算出延時量N并通過數(shù)據(jù)總線送給FPGA。 2.3 雙向電路 在工程應(yīng)用中，雙向電路是設(shè)計者必須面對的問題。 使用VHDL語言設(shè)計FPGA時，經(jīng)常會遇到很多接口控制電路的設(shè)計，例如FPGA與外部存儲設(shè)備的接口電路設(shè)計、FPGA與DSP接口電路的設(shè)計、FPGA與CPU接口電路的設(shè)計等，其中數(shù)據(jù)總線的設(shè)計是不可避免的，而數(shù)據(jù)總線往往是雙向的。因此，如何正確處理數(shù)據(jù)總線是進行時序邏輯電路設(shè)計的基礎(chǔ)。 在程序設(shè)計過程中，雙向信號既作為信號的輸入又作為信號的輸出。常見雙向信號的模式有二種，第一種是雙向信號作為一個信號的輸入，作為另一信號的輸出；第二種是雙向信號既作為輸出又作輸入。經(jīng)常用的數(shù)據(jù)總線就是第二種模式。要很好地進行雙向電路的設(shè)計，關(guān)鍵在于實體部分必須對端口屬性進行說明，端口屬性必須為inout類型；在構(gòu)造體內(nèi)需要對輸出信號進行有條件的高阻控制。 下面結(jié)合一段程序說明用VHDL編寫數(shù)據(jù)總線時應(yīng)注意的問題，第一種模式的雙向信號編寫與此類似。 DBus為數(shù)據(jù)總線，datal6(15 downto 0)和SA(18downto 0)為16位和19位的寄存器，dlyL和dlyH為datal6的使能端，AddrLReg、AddrMReg、AddrHReg為SA的使能端。 dlyL或dlyH為高電平時FPGA從數(shù)據(jù)總線上讀取數(shù)據(jù)(延時量)，鎖存在數(shù)據(jù)寄存器datal6里；AddrLReg、AddrMReg、AddrHReg有1個為高電平時FPGA把狀態(tài)寄存器SA的值送到數(shù)據(jù)總線上。 在雙向電路程序設(shè)計中，DBus輸入是普通的in類型，而在輸出時需要加一定的控制條件來控制高阻狀態(tài)。最后一句不可省去，它說明了雙向信號的三態(tài)輸出，更要注意when后面語句的條件限制，如果條件限制太寬就會錯誤占用雙向信號總線，引起總線的誤操作；如果條件限制太窄，輸出寄存器的數(shù)據(jù)就不能正確地送到數(shù)據(jù)總線，引起數(shù)據(jù)的丟失。一般可以使用枚舉法一一把用到的地址線羅列出來，表示只有在這樣的地址線的情況下才會用到數(shù)據(jù)總線，否則其他狀態(tài)對數(shù)據(jù)總線進高阻，表示不占用數(shù)據(jù)總線。 3 結(jié)束語 DSP技術(shù)在許多領(lǐng)域具有廣泛的用途，以往經(jīng)常采用的固定功能的DSP或ASIC可以提供很好的實時性能，但其靈活性差，不適合在實驗室或技術(shù)開發(fā)等場合使用；DSP在軟件算法上受到一定的限制，因此使用DSP和FPGA結(jié)合是進行數(shù)字信號處理的一種趨勢，而使用VHDL/VerilogHDL硬件描述語言設(shè)計CPLD/FPGA也是電子設(shè)計師們應(yīng)該掌握的一門技術(shù)。 |
