關于verilog的一些問題

zhanglixing7890

問題一：control_interface control1 (
                .CLK(CLK),
                .RESET_N(RESET_N),
                .CMD(CMD),
                .ADDR(mADDR),
                .REF_ACK(ref_ack),
                .CM_ACK(cm_ack),
                .NOP(nop),
                .READA(reada),
                .WRITEA(writea),
                .REFRESH(refresh),
                .PRECHARGE(precharge),
                .LOAD_MODE(load_mode),
                .SADDR(saddr),
                .REF_REQ(ref_req),
    .INIT_REQ(init_req),
                .CMD_ACK(CMDACK)
                ); 這段程序里的 .REF_REQ(ref_req),這種寫法是什么意思？程序后面也沒設置端口屬性。問題二：reg   [`DSIZE/8-1:0]          DQM;   這句是把DQM定義為reg型， 后面定義位數的時候里面的DSIZE前面的 “  '   ”是什么意思？

Armoric

第一個問題是模塊的引用。用于傳遞兩個模塊之間的輸入，輸出信號。第二個問題帶 “'”是一編譯預處理的宏定義,用法如下：
'define WORDSIZE 16

module
rge['WORDSIZE-1:0] data;   //等同于 reg[15:0] data;

zhangjunye

二樓正解

zhanglixing7890

回復2樓Armoric：


謝謝~~~

weihe

剛開始學，路過，支持一下

857795020

支持 力挺阿

pengtao

二樓 很給力

cxh_boy

lising

學習

runner

二樓，說的正確，給力，挺好！

fengjian0531

路過，學了一下

jumping1967

學習了一下，謝了

ywwork2011

youngfq

二樓很給力

newworld

2樓的答案是正確的

bynow

恩恩 學習了

haihu5371608

學習

ahoo1012

學習