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本系列討論的四種常用FPGA/CPLD設(shè)計思想與技巧：乒乓操作、串并轉(zhuǎn)換、流水線操作、數(shù)據(jù)接口同步化，都是FPGA/CPLD邏輯設(shè)計的內(nèi)在規(guī)律的體現(xiàn)，合理地采用這些設(shè)計思想能在FPGA/CPLD設(shè)計工作種取得事半功倍的效果。 FPGA/CPLD 的設(shè)計思想與技巧是一個非常大的話題，由于篇幅所限，本文僅介紹一些常用的設(shè)計思想與技巧，包括乒乓球操作、串并轉(zhuǎn)換、流水線操作和數(shù)據(jù)接口的同步方法。希望本文能引起工程師們的注意，如果能有意識地利用這些原則指導(dǎo)日后的設(shè)計工作，將取得事半功倍的效果！ 流水線操作設(shè)計思想 首先需要聲明的是，這里所講述的流水線是指一種處理流程和順序操作的設(shè)計思想，并非FPGA、ASIC設(shè)計中優(yōu)化時序所用的“Pipelining”。 流水線處理是高速設(shè)計中的一個常用設(shè)計手段。如果某個設(shè)計的處理流程分為若干步驟，而且整個數(shù)據(jù)處理是“單流向”的，即沒有反饋或者迭代運算，前一個步驟的輸出是下一個步驟的輸入，則可以考慮采用流水線設(shè)計方法來提高系統(tǒng)的工作頻率。 流水線設(shè)計的結(jié)構(gòu)示意圖如圖1所示。其基本結(jié)構(gòu)為：將適當(dāng)劃分的n個操作步驟單流向串聯(lián)起來。流水線操作的最大特點和要求是，數(shù)據(jù)流在各個步驟的處理從時間上看是連續(xù)的，如果將每個操作步驟簡化假設(shè)為通過一個D觸發(fā)器(就是用寄存器打一個節(jié)拍)，那么流水線操作就類似一個移位寄存器組，數(shù)據(jù)流依次流經(jīng)D觸 發(fā)器，完成每個步驟的操作。流水線設(shè)計時序如圖2所示。 流水線設(shè)計的一個關(guān)鍵在于整個設(shè)計時序的合理安排，要求每個操作步驟的劃分合理。如果前級操作時間恰好等于后級的操作時間，設(shè)計最為簡單，前級的輸出直接匯入后級的輸入即可；如果前級操作時間大于后級的操作時間，則需要對前級的輸出數(shù)據(jù)適當(dāng)緩存才能匯入到后級輸入端；如果前級操作時間恰好小于后級的操作時 間，則必須通過復(fù)制邏輯，將數(shù)據(jù)流分流，或者在前級對數(shù)據(jù)采用存儲、后處理方式，否則會造成后級數(shù)據(jù)溢出。 在WCDMA設(shè)計中經(jīng)常使用到流水線處理的方法，如RAKE接收機、搜索器、前導(dǎo)捕獲等。流水線處理方式之所以頻率較高，是因為復(fù)制了處理模塊，它是面積換取速度思想的又一種具體體現(xiàn)。 |
