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G.726是ITU前身CCITT于1990年在G.721和G.723標準的基礎上提出的關于把64kbps非線性PCM信號轉換為40kbps、32kbps、24kbps、16kbps的ADPCM信號的標準。G.726標準算法簡單，語音質量高，多次轉換后語音質量有保證，能夠在低比特率上達到網絡等級的話音質量，從而在語音存儲和語音傳輸領域得到了廣泛應用。 G.726語音壓縮算法已經能夠在以DSP處理器為核心器件的DSP應用系統上實現。但開發以DSP處理器為核心的DSP應用系統所采用的開發方法是自底向上的設計流程，嚴重影響開發的效率和成功率。面對現代通信技術的發展，DSP處理器暴露出硬件結構的不可變性、處理速度比較慢等不足。現代大容量、高速度的FPGA及其相關開發技術，在可重配置的DSP應用領域、DSP數據大吞吐量和數據的純硬件處理方面，有獨特的優勢。新的基于FPGA的DSP系統級開發工具以及完整的軟件開發平臺，使得設計者采用自頂向下的開發方法進行FPGA的DSP設計，設計效率大為提高。 本文介紹了G.726標準，給出了基于FPGA的DSP設計開發流程，利用MATLAB/Simulink、ALTERA公司的DSP Builder和SOPC Builder工具設計了語音記錄SoPC系統中的G.726語音編解碼器，并實現了編解碼器在該系統中的綜合。采用基于FPGA的G.726語音編解碼器的語音記錄嵌入式系統具有運行速度快、體積小巧、開發周期短等優點。 1 G.726語音編解碼標準 G.726編碼器框圖如圖1所示。G.726語音編解碼器首先將輸入的A律或μ律的log-PCM信號S(k)轉換成線性的PCM碼Sl（k），然后與預測信號Se(k)相減產生差分信號d(k)，再對差值信號進行自適應量化，產生2～5比特ADPCM碼I（k）。一方面將I(k)送至解碼器；另一方面逆自適應量化器利用I（k）產生量化差分信號dq(k)。預測信號Se(k)和量化差分信號dq(k)相加產生本地重構信號Sr(k)。自適應預測器是由二階極點和六階零點組成的濾波器，根據重構信號Sr(k)和量化差分信號dq(k)產生輸入信號的預測信號Se(k)。量化器比例因子自適應單元根據輸入信號的特性計算量化器比例因子y（k），用來控制量化量和逆量化器，以獲得自適應功能。量化器比例因子由快速因子和慢速因子兩部分，以及速度控制因子al(k)對這兩部分的加權組成。速度比例因子al(k)的計算由自適應速度控制單元與音調和傳送檢測檢測單元完成。 G.726語音解碼器的解碼過程實際上已經包含在編程器中，只是多了輸出PCM格式轉換單元和同步串行編碼調整單元。輸出PCM格式轉換是將線性PCM碼轉換為A律或μ律PCM碼；同步串行編碼調整是為了防止多級傳輸、轉換過程中的誤差。 2 基于FPGA的DSP設計開發流程 利用傳統的開發工具，基于FPGA的DSP開發者在算法確定后只能直接使用VHDL或VerilogHDL語音進行FPGA的DSP系統設計，開發需要較長的周期，且難度比較大。目前出現的基于FPGA的DSP開發工具，如DSP Builder、SOPC Builder、SYSTEM Generator等，使得設計者能遵循一條類似于軟件設計流程的開發方法進行FPGA的DSP設計，設計效率大為提高。 本文給出利用MATLAB/Simulink和Altear公司的開發工具進行基于FPGA的DSP設計的開發流程。DSP Builder的ALTERA公司推出的面向DSP開發的系統級工具。它作為MATLAB的一個Simulink工具箱（ToolBox）出現。MathWorks的MATLAB和Simulink系統級的設計工具具備了算法開發、仿真、驗證能力，DSP Builder將這些工具與ALTERA的開發工具組合在一起，為用戶提供了一個完整的DSP開發平臺。 基于FPGA的DSP設計系統級開發流程如圖2所示。其步驟： （1）在MATLAB/Simulink中對DSP系統進行建模，用圖形方式調用ALTERA DSP Builder和其他Simulink庫的圖像模塊（Block），構成系統級和算法級設計框圖，同時利用Simulink完成模型仿真。 （2）利用DSP Buider將Simulink的模型文件（.mdl）轉化成通用的硬件描述語言VHDL文件（.vhd），轉換獲得HDL文件是基于RTL級的VHDL描述。 （3）對轉換過程中產生的VHDL的RTL代碼和仿真文件進行綜合、編譯適配以及仿真。所用工具可以是ALTERA和Quartus II軟件，也可以是第三方軟件工具。 （4）在DSP Builder中直接下載到FPGA用戶開發板上，也可通過Quartus II完成硬件的下載、測試。整個開發流程幾乎可以在同一環境中完成，真正實現了自頂向下的設計流程，極大地縮短了DSP設計周期。 3 G.726語音編解碼器在SoPC中的實現 3.1 G.726標準算法的簡化 本文設計的編解碼器是在語音記錄系統中實現G.726建議的速率為32kbps的ADPCM算法，根據實際情況對算法進行了一些簡化和改進。 具體簡化如下： （1）由于此系統中編解碼器的輸入信號是線性PCM碼，因此PCM碼轉換模塊可以省略。 （2）這個算法是用在單純的語音存儲中，可不進行單音/過渡音檢測。 （3）對量化器比例因子y(k)的更新進行簡化。 y(k)的更新計算為： y(k)=a1(k)yu(k-1)+[1-al(k)]yl(k-1) (1) 一般情況下，只有語音信號時，al(k)是趨于1的；當輸入為平穩信號時，al(k)的值則在0至1之間。對語音存儲系統，在輸入只有語音的情況下可以粗略地認為al(k)的值近似為1，從而將計算得到的快速比例因子yu(k)直接作為新的比例因子y(k)，即y(k)=yu(k-1)，降低了算法的復雜度。 3．2 G.726算法在Simulink中的建模 在Simulink中利用ALTERA DSP Builder庫模塊建立用于FPGA定點實現的模型。這里給出G.726編碼器模型的設計。整個設計采用多層次結構，在頂層設計模型下包括多個子系統模型模型，如自適應量化器子系統模型、逆自適應量化器子系統模型、量化器比例因子自適應子系統模型等。下面重點分析編碼器系統中的頂層設計模型及自適應量化器子系統模型。 3．2．1 編碼器的頂層設計模型 頂層模型提供了對外的PCM語音接口，同時也提供了對Avalon總線的接口，使得所設計的編碼器模型可通過SOPC Builder集成為Nios II系統的一個外圍設備。模型中的自適應量化模型、逆自適應量化器模型、最化器比例因子自適應模塊和自適應預測模塊均為HDL SubSYSTEM。編碼器的頂層設計模型如圖3所示。 其中SignalCompiler模塊是DSP Builder的心臟。其主要完成的功能包括： （1）將Simulink設計轉變成可綜合的RTL級VHDL代碼； （2）產生VHDL testbenches; (3)為LeonardoSpectrum、Synplify和Modelsim第三方EDA工具產生Tcl腳本文件； （4）為Quartus II的仿真產生仿真矢量文件（.vec）; (5) 產生PTF配置文件，用于將設計自動地輸給SOPC Builder工具。SignalCompiler控制著設計系統的綜合、編譯和仿真的流程。 根據G.726 語音算法的需求，系統需要兩個時鐘，分別為8kHz和120kHz，其中120kHz用于自適應預測器子系統。因此需要在模型中利用鎖相環模塊PLL實現多時鐘設計，產生所需的兩個時鐘，DSP Builder根據PLL輸出時鐘的上升沿工作。在Simulink 設計圖上不會顯示時序模型的時鐘引腳，而是當SignalCompiler將系統轉化為VHDL文件時才自動地把時序模塊的時鐘引腳與相應時鐘相連。 3．2．2 編碼器的自適應量化器子系統模型 自適應量化器模型如圖4所示。自適應量化在對數域內進行，在用量化比較因子對差分信號進行規格化處理后，通過查找量化器規格化輸入/輸出特性表，即得到ADPCM碼。對數運算在Simulink 中的實現是借助于查找表的方式，使用DSP Builder子庫中的LUT模塊；規格化輸入/輸出特性表的實現是采用ROM查表法的方式，用ROM EAB模塊實現。 由于ADPCM語音編解碼算法最終要在FPGA上實現，Simulink 中浮點值必須轉換成定點值并能在目標硬件實現。硬件中表示定點值的位數以及小數點的位置不但會影響構成硬件系統的資源利用率，還影響系統的特性。本設計中根據信號的應用范圍判定小數點的位置，并根據實際需要改變小數點右側的位數，以節省硬件資源，靈活地應用總線控制庫中的模塊來對總數進行截位、增位、位提取或進行數據類型轉換等操作，以達到所需求的精度。 3．3 G.726 算法模型的仿真過程 利用MATLAB/Simulink 和DSP Builder工具進行基于FPGA的DSP設計需要進行一系列的仿真。在Simulink 中設計的模型首先要在Simulink 中仿真，不僅是驗證模型的正確性，而且因為用于ModelSim仿真的TestBench文件的輸入信號激勵是由SignalCompiler根據Simulink的仿真結構產生，并且只能仿真后利用SignalCompiler轉換產生的VEC文件才有效。在Simulink中完成仿真驗證后，使用SignalCompiler將模型進行設計轉換。 對于設計轉換后產生的VHDL文件，必須進行RTL級仿真。因為Simulink 中模型仿真是算法級的，而生成的VHDL描述是RTL級的，兩者描述的情況可以不完全符合，因此需要對生成的RTL級VHDL代碼進行功能仿真。仿真可通過在Modelsim中運行轉換過程所生成的Tcl腳本文件。最后可以利用轉換過程生成的VEC文件，在Quartus II軟件中進行時序仿真。 本設計對上述建模的語音編碼器完成了仿真，Simulink的仿真結果表明所設計的語音編碼器達到了預期的結果。 3．4 編解碼器模型在SoPC系統中的綜合 編碼器模型在Quartus II綜合和編譯后，可以使用SOPC Builder將其作為外圍設備添加到Niso II系統中。SignalCompiler生成的 PTF配置文件可用于將設計自動地輸出給SOPC Builder工具。所設計的編碼器出現在SOPC Builder的模塊池中，將其添加到所創建的系統中即可。所建SoPC系統元件頁如圖5所示，圖5中只列出了語音記錄系統的一部分組件。利用SOPC Builder即可生成一個完整的系統，最后生成編程文件，進行硬件的下載，完成G.726 語音編碼器在SoPC中的設計。 由于DSP Builder中的DSP基本模塊以算法級的描述，而且采用Simulink圖形化界面，因此設計非常直觀，實現了自頂向下的開發流程。與傳統的DSP開發相比，大大縮短了創建DSP設計的硬件的開發周期。設計的編解碼器可作為Nios II系統的外圍設備，通過SOPC Builder很方便地綜合到SoPC系統中。同時，由于設計是在基于FPGA的SoPC上實現，因此可以根據實際需求更改設計，對系統進行重配置，具有很高的靈活性。本G.726語音編解碼器的性能基本上達到了設計要求 |
