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1 引言 一個多通道數字音頻系統必須考慮兩個問題：采集到聲音的質量問題和最終數字化后的音頻存儲的問題。由奈奎斯特定理知，如果要保證把采集到的音頻信號完全無失真的恢復出來，采樣率就必須至少是需采集音頻信號頻寬的2倍。由于現在大多數音頻CODEC采用了Delta-Sigma Modulator，在保證采樣率合適的情況下，聲音質量一般是可以滿足要求的。在船舶航行記錄儀中，音頻的頻寬是150hz-6000hz，因此我們可以采用16khz的采樣率和16位的量化位數。 按照這樣的采樣率，單路的音頻碼率為256kbps，24小時音頻的數據量就高達2.76GB。為了減少最終存儲器的存儲空間，需要對原始的音頻數據進行壓縮處理。一般來說有損壓縮比無損壓縮的壓縮比要高的多，但是同時會造成音質的下降。系統設計時應該進行適當的平衡。 本文設計的基于FPGA和DSP的多通道音頻采集卡，采用Altera公司的Cyclone系列FPGA簡化邏輯控制和提高硬件速度；采用TI公司的TMS320VC 5416實現音頻壓縮算法，在滿足了音頻性能指標的同時減少了最終的音頻數據量，滿足了系統的設計要求。 2 系統硬件結構 2.1主要芯片選型 (1) 音頻CODEC芯片PCM3008 在音頻CODEC芯片的選型上采用了Texas Instruments公司的PCM3008。這款音頻CODEC芯片采用了16bit的△-∑ADC和DAC。其中立體聲ADC具有單端電壓輸入，內置抗混疊濾波器。優異的性能還表現在其ADC的總諧波失真加噪聲低至-84dB,信噪比高達88dB,動態范圍至88dB,其內置的1/64 Decimation數字濾波器使得信號在通帶內波動僅有0.05dB，阻帶衰減可至-65dB。低壓工作，低功耗。其采樣率為8khz-48khz可選。數據傳輸為同步串口方式，操作方便。 (2)FPGA芯片EP1C6Q240 FPGA采用Altera公司的Cyclone系列的 EP1C6Q240實現各器件的接口控制。Cyclone系列的FPGA是Altera公司針對低成本高性能的應用而推出的，具有很高的性價比。 EP1C6Q240的最大可用IO數量185；片內92Kbit的RAM可以配為單雙口RAM，ROM，FIFO等各式存儲模塊；兩個高精度鎖相環，方便地為片內的各個模塊提供所需時鐘；5980個LE（邏輯單元），為接口電路的實現提供豐富的邏輯資源。Altera公司的QuartusⅡ集成開發環境簡便易用，內含大量IP核，其內嵌的Signal TapⅡ邏輯分析儀更是為用戶的調試提供了很大方便。 (3)DSP芯片TMS320VC5416 DSP芯片采用TI公司的TMS320VC5416。TMS320VC5416是TI公司5000系列中高性能低功耗的定點DSP，它建立在C54x DSP核基礎上。TMS320VC5416是一款16位定點高性能數字信號處理器, 其主要特性有: 速率最高達160MIPS; 3 條16位數據存儲器總線和1條程序存儲器總線; 1 個40位桶形移位器和2 個40位累加器; 1 個1717乘法器和1 個40位專用加法器; 最大8M 16位的擴展尋址空間, 內置128 k 16位的RAM 和16 k 16位的ROM; 3 個多通道緩沖串口(McBSP)；其豐富的外設和強大的運算能力，使得TMS320VC5416可以進行實時的多路音頻處理。在壓縮的實現上，使用通用DSP芯片TMS320VC5416與使用專用的硬件壓縮芯片相比，不僅可以節約成本，還可以方便地實現系統的升級和靈活的配置。 圖1 2.2 系統設計思路 硬件結構設計如圖1所示。多路音頻信號首先通過調理部分，進入音頻CODEC PCM3008,通過BCK,LRCK,DOUT三根信號線將音頻數據送入DSP的 RAM內，DSP會按照一定的順序將一幀音頻數據整理好放在一個數據緩存里，并對其中的每路音頻數據依次調用音頻壓縮算法，在下一幀音頻數據到達該緩存區前將數據通過FPGA中的SRAM控制器發送到SRAM中，并告知PC104主機采集過程完畢。PC104主機通過FPGA內的PC104接口模塊，將緩存SRAM中的數據讀取出來。 3 FPGA的功能模塊設計 FPGA的設計采用模塊化的設計思想。主要模塊按功能劃分如圖2所示。SRAM控制器采用了乒乓機制，一片處于讀數據的狀態，另一片處于寫數據的狀態，每15秒鐘在PC104主機的控制下切換一次。這種操作方式時序設計簡潔可靠，易于做到音頻數據連續操作。收到PC104主機發出的切換命令后，待兩片SRAM都處于空閑的時候，完成兩片SRAM的讀寫切換。切換的同時，SRAM的讀寫的地址都會復位，而且會保存剛才15秒內的數據量信息，保證每個15秒讀和寫都是從零地址開始的，同時也方便讀取數據。切換成功后，給出數據就緒的信號，指示主機可以讀取數據。PC104接口模塊負責采集卡與上位機的通訊和數據傳輸。 完成兩片SRAM的讀寫切換。切換的同時，SRAM的讀寫的地址都會復位，而且會保存剛才15內的數據量信息，保證每個15秒讀和寫都是從零地址開始的，同時也方便讀取數據。切換成功后，給出數據就緒的信號，指示主機可以讀取數據。PC104接口模塊負責采集卡與上位機的通訊和數據傳輸。 圖2 4 DSP硬件和軟件設計 4.1 DSP的硬件設計 DSP采用McBSP與音頻CODEC通信，系統框圖(雙路音頻接收框圖)如圖3所示，McBSP依靠三個信號實現接收數據：數據線DR、幀同步線FSR和移位時鐘線CLKR。DR引腳完成從音頻CODEC中接收音頻數據，由CLKR、FSR實現時鐘和幀同步的控制。接收數據時，來自DR引腳的數據在FSR和CLKR作用下，從數據寄存器DRR中讀出數據。 CLKR、FSR既可以由內部采樣率發生器產生，也可以由外部設備驅動。該音頻系統中，CLKR、FSR信號均來自于FPGA。 為了減輕CPU負擔，音頻數據的傳遞采用了DMA機制。 TMS320VC5416有6個可獨立編程的DMA通道，每個DMA通道受各自的5個16位寄存器控制：源地址寄存器DMSRC、目的地址寄存器DMDST、單元計數寄存器DMCTR、同步事件和幀計數寄存器DMSFC、發送模式控制寄存器DMMCR。 通過設置DMA1通道與McBSP1通道結合來讀取PCM3008轉換完的數據為例：選擇McBSP1通道的接收寄存器DRR11（41h）為DMA傳送數據的首地址，并選擇源地址工作在訪問后不調整方式，選擇DMA通道同步事件McBSP1接收事件為DMA同步事件，來實現DMA和McBSP的結合。PCM3008轉換完的數據按McBSP1的設置被送到TMS320VC5416內部接收寄存器DRR11中，再由DMA將DRR11中的數讀到指定數據存儲區來完成數據采集。DMA在傳送外部來的數據時不會影響CPU的正常運行，當DMA采集完一組規定個數的數據后產生一個DMA中斷事件中斷CPU，來通知CPU對其進行相應的處理，此時DMA可以按照設定繼續采集下一組數據，實現了數據采集與CPU處理的并行操作。 圖3 4.2 軟件設計流程 程序流程如圖4所示，系統上電后首先初始化CPU，McBSP,DMA寄存器，然后打開中斷，當所有DMA的傳輸完成后，給出一個狀態標志，通知CPU音頻數據準備好，CPU將原始的音頻數據集中在一個緩存中并開始調用音頻處理算法依次處理每路音頻數據，并將處理后的音頻數據通過總線發送出去。然后繼續等待處理下一幀音頻數據，周而復始。 圖4 4.3 音頻壓縮算法 由于該系統音頻所要求的信號頻率的范圍是150hz-6000hz，因此必須采用一種寬頻音頻算法，我們設計了一種寬帶語音編碼。碼率24kbps～64Kbps可變。其主要參數如表1：表1 音頻編碼的主要參數
5 結論 本文設計的多通道音頻采集卡可以實現8路麥克風信號，2路VHF（甚高頻）信號的采集與處理。24小時生成的數據量不足1.6GB，并且聲音質量滿足IEC 61996-2中關于音頻要求的指標，該多通道音頻采集卡已經成功地應用到船載航行數據記錄儀中，并且通過了中國船級社(CCS)的檢驗，裝配該多通道音頻采集卡的VDR系統已經投入實用。 本文作者創新點：采用了自主的音頻編碼算法設計，并用DSP芯片實現，在數據存儲和讀取上采用了巧妙的乒乓設計。 |
