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課程背景 FPGA系統(tǒng)設(shè)計初級和中級班
FPGA系統(tǒng)設(shè)計初級班培訓(xùn)課程主要幫助學(xué)員盡快掌握 CPLD/FPGA 的開發(fā)流程和設(shè)計方法，以工程實踐為例，循序漸進的學(xué)習(xí)FPGA的集成開發(fā)環(huán)境，開發(fā)流程以及硬件電路設(shè)計等知識。每次課程都配有相關(guān)實戰(zhàn)訓(xùn)練，每個實戰(zhàn)訓(xùn)練題目都可以在Cyclone(颶風(fēng)系列)的FPGA硬件平臺上進行下載驗證。通過實戰(zhàn)，學(xué)員可以更好的理解消化課堂知識，工程實踐水平會得到迅速提高。
課程目標(biāo)
培養(yǎng)學(xué)員迅速掌握和使用CPLD/FPGA數(shù)字系統(tǒng)開發(fā)工具、開發(fā)流程，能夠獨立進行初步的FPGA系統(tǒng)設(shè)計。經(jīng)過培訓(xùn)，學(xué)員可以掌握HDL語言的初步開發(fā)能力，并且解決FPGA產(chǎn)品開發(fā)過程中的常見問題，掌握基于FPGA的嵌入式系統(tǒng)（NIOSII）的設(shè)計和調(diào)試方法。
培養(yǎng)對象
FPGA系統(tǒng)的軟件和硬件開發(fā)工程師；電子類專業(yè)的大學(xué)生和研究生；電子產(chǎn)品設(shè)計愛好者。
入學(xué)要求
學(xué)員學(xué)習(xí)本課程應(yīng)具備下列基礎(chǔ)知識：
◆電路系統(tǒng)的基本概念。
班級規(guī)模及環(huán)境
為了保證培訓(xùn)效果，增加互動環(huán)節(jié)，我們堅持小班授課，每期報名人數(shù)限5人，多余人員安排到下一期進行。
上課時間和地點
上課地點：華東師范大學(xué)／銀城大廈（上海市，地鐵3號線或4號線金沙江路站旁）
上課地點：地址：深圳市羅湖區(qū)桂園路2號電影大廈A座2205
（地鐵一號線大劇院站D出口旁，桂園路和解放路交叉口,近地王大廈）
熱線：0755-61280252 25912501
傳真：0755-25912501
郵編：518001
信箱:qianru2@hotmail.com
客服QQ:812773398
最近開班有周末班/連續(xù)班/晚班
學(xué)時
◆課時： 共12天,96學(xué)時
◆外地學(xué)員：代理安排食宿（需提前預(yù)定）
☆合格學(xué)員免費頒發(fā)相關(guān)資格證書，提升您的職業(yè)資質(zhì)
作為最早專注于嵌入式培訓(xùn)的專業(yè)機構(gòu)，曙海嵌入式學(xué)院提供的證書得到本行業(yè)的廣泛認
可，學(xué)員的能力得到大家的認同。
☆合格學(xué)員免費推薦工作
最新優(yōu)惠
◆團體報名優(yōu)惠措施：兩人95折優(yōu)惠，三人或三人以上9折優(yōu)惠
同時報選《FPGA應(yīng)用設(shè)計高級班》，即享受400元現(xiàn)金優(yōu)惠!
質(zhì)量保障
1、培訓(xùn)過程中，如有部分內(nèi)容理解不透或消化不好，可免費在以后培訓(xùn)班中重聽；
2、培訓(xùn)結(jié)束后免費提供一個月的技術(shù)支持，充分保證培訓(xùn)后出效果；
3、培訓(xùn)合格學(xué)員可享受免費推薦就業(yè)機會。
課程進度安排
課程大綱（本教學(xué)方案有兩種語言版本，如果學(xué)員想學(xué)VHDL語言編程，我們可根據(jù)要求調(diào)整）
第一階段
第一階段的課程主要幫助學(xué)員了解FPGA系統(tǒng)設(shè)計的基礎(chǔ)知識，掌握FPGA最小系統(tǒng)硬件電路設(shè)計方法，學(xué)會操作QuartusII軟件來完成FPGA的設(shè)計和開發(fā)。
1.可編程邏輯設(shè)計技術(shù)簡介
2.下一代可編程邏輯設(shè)計技術(shù)展望
3.可編程邏輯器件硬件上的四大發(fā)展趨勢
4.EDA軟件設(shè)計方法及發(fā)展趨勢
5.FPGA的設(shè)計流程
6.FPGA的常用開發(fā)工具
7.FPGA的基本結(jié)構(gòu)
8.主流低成本FPGA Cyclone
9.新一代低成本FPGA Cyclone II
10.FPGA芯片的選型策略詳解
11.FPGA關(guān)鍵電路的設(shè)計（最小電路設(shè)計）：
11.1 FPGA管腳設(shè)計
11.2 下載配置與調(diào)試接口電路設(shè)計
11.3 高速SDRAM存儲器接口電路設(shè)計
11.4 異步SRAM（ASRAM）存儲器接口電路設(shè)計
11.5 FLASH存儲器接口電路設(shè)計
11.6 開關(guān)、按鍵與發(fā)光LED電路設(shè)計
11.7 VGA接口電路設(shè)計
11.8 PS/2鼠標(biāo)及鍵盤接口電路設(shè)計
11.9 RS-232串口
11.10 字符型液晶顯示器接口電路設(shè)計
11.11 USB2.0接口芯片CY7C68013電路設(shè)計
11.12 電源電路設(shè)計
11.13 復(fù)位電路設(shè)計
11.14 撥碼開關(guān)電路設(shè)計
11.15 i2c總線電路設(shè)計
11.16 時鐘電路設(shè)計
11.17 圖形液晶電路設(shè)計
12.Alter FPGA的結(jié)構(gòu)
12.1 Alter 高密度FPGA-Stratix的結(jié)構(gòu)、內(nèi)部邏輯單元及接口
12.2 Alter 主流低成本FPGA-Cyclone,Cyclone II 的結(jié)構(gòu)、內(nèi)部邏輯單元及接口
12.3 Alter FPGA的布線策略
1. 實戰(zhàn)一：在Altera的FPGA開發(fā)板上運行一個接口實驗程序-交通燈的設(shè)計實現(xiàn)，如何控制Red,Green,Yellow燈在南北東西各個方向的交替運作。
訓(xùn)練課題：“交通燈的設(shè)計實現(xiàn)”
實驗要點：
1.1 Quartus II工程創(chuàng)建及屬性設(shè)置
1.2 Quartus II源文件設(shè)計輸入方式
1.3 Quartus II約束設(shè)計
1.4 Quartus II工程編譯
1.5 Quartus II功能仿真
1.6 Quartus II時序仿真
1.7 Quartus II硬件下載
第二階段
熟練掌握硬件描述語言(Verilog HDL)是FPGA工程師的基本要求。通過本節(jié)課程的學(xué)習(xí)，學(xué)員可以了解目前最流行的Verilog HDL語言的基本語法，掌握Verilog HDL語言中最常用的基本語法。通過本節(jié)課程學(xué)習(xí)，學(xué)員可以設(shè)計一些簡單的FPGA程序，掌握組合邏輯和時序邏輯電路的設(shè)計方法。通過實戰(zhàn)訓(xùn)練，學(xué)員可以對Verilog HDL語言有更深入的理解和認識。
1.Verilog HDL語言簡介
2.Verilog HDL語言邏輯系統(tǒng)
3.Verilog HDL操作數(shù)和操作符
4.Verilog HDL和VHDL語言的對比
5.Verilog HDL循環(huán)語句
6.Verilog HDL程序的基本結(jié)構(gòu)
7.Verilog HDL語言的數(shù)據(jù)類型和運算符
8.Verilog HDL語言的賦值語句和塊語，阻塞和非阻塞賦值語句的區(qū)別
9.Verilog HDL語言的條件語句，包括IF語句和CASE語句的典型應(yīng)用
10.Verilog HDL語言的其他常用語句
11.Verilog HDL語言實現(xiàn)組合邏輯電路
12.Verilog HDL語言實現(xiàn)時序邏輯電路
1. 實戰(zhàn)訓(xùn)練二：
訓(xùn)練課題：“多路選擇器的設(shè)計”
實驗要點：
1.1 Quartus II軟件操作
1.2 組合邏輯電路設(shè)計實現(xiàn)
1.3 IF語句和CASE語句的使用
2. 實戰(zhàn)訓(xùn)練三：
訓(xùn)練課題：“跑馬燈設(shè)計實現(xiàn)”
實驗要點：
2.1 Quartus II軟件操作
2.2 時序邏輯電路設(shè)計實現(xiàn)
2.3 分頻原理和實現(xiàn)方法
3. 實戰(zhàn)訓(xùn)練四：
訓(xùn)練課題：“７段數(shù)碼管測試實驗-以動態(tài)掃描方式在８位數(shù)碼管“同時”顯示０-７”
實驗要點：
3.1 Quartus II軟件操作
3.2 了解如何按一定的頻率輪流向各個數(shù)碼管的COM端送出低電平，同時送出對應(yīng)的數(shù)據(jù)給各段。
3.3 介紹多個數(shù)碼管動態(tài)顯示的方法。
第三階段
雖然利用第二階段課程學(xué)到的HDL基本語法可以完成大部分的FPGA功能，但相對復(fù)雜的FPGA系統(tǒng)設(shè)計中，如果能夠合理的應(yīng)用Verilog HDL的高級語法結(jié)構(gòu)，可以達到事半功倍的效果。通過第三天課程的學(xué)習(xí)，學(xué)員可以掌握任務(wù)（TASK），函數(shù)（FUNCTION）和有限狀態(tài)機（FSM）的設(shè)計方法，可以更好的掌握FPGA的設(shè)計技術(shù)。此外，本節(jié)課程還介紹了QuartusII軟件的兩個常用的高級工具－SignalTAP和LogicLock，可以提高FPGA設(shè)計和調(diào)試的效率。
1. TASK和FUNCTION語句的應(yīng)用場合
2. Verilog HDL高級語法結(jié)構(gòu)－任務(wù)（TASK）
3. Verilog HDL高級語法結(jié)構(gòu)－任務(wù)（FUNCTION）
4. 有限狀態(tài)機(FSM)的設(shè)計原理及其代碼風(fēng)格
5. 邏輯綜合的原則以及可綜合的代碼設(shè)計風(fēng)格
6. SignalTap II在線邏輯分析儀使用方法
7. Logic Lock邏輯鎖定工具使用技巧
1. 實戰(zhàn)訓(xùn)練五：
訓(xùn)練課題：“典型狀態(tài)機設(shè)計實例”
實驗要點：
1.1 FSM設(shè)計方法
1.2 狀態(tài)機的編碼（Binary、gray-code、one-hot等）
1.3 狀態(tài)機的初始化狀態(tài)和默認狀態(tài)（完整狀態(tài)機設(shè)計）
1.4 狀態(tài)機的狀態(tài)定義風(fēng)格
1.5 狀態(tài)機的編寫風(fēng)格
2. 實戰(zhàn)訓(xùn)練六：
訓(xùn)練課題：“撥碼開關(guān)設(shè)計實驗”
實驗要點：
2.1 Quartus II原理圖輸入方式
2.2 SignalTap II在線調(diào)試
2.3 了解撥碼開關(guān)的工作原理及電路設(shè)計
3. 實戰(zhàn)訓(xùn)練七：
訓(xùn)練課題：“矩陣鍵盤設(shè)計實驗”
實驗要點：
3.1 Quartus II原理圖輸入方式
3.2 了解矩陣鍵盤的工作原理及電路設(shè)計
第四階段
隨著FPGA芯片的性能和密度不斷提高, 基于FPGA的SOPC系統(tǒng)正在逐漸成熟并且在很多領(lǐng)域得到了應(yīng)用。第四階段課程主要給學(xué)員介紹Altera公司基于NIOSII軟核的SoPC系統(tǒng)設(shè)計流程和方法。通過硬件開發(fā)板上的SoPC系統(tǒng)設(shè)計實驗，學(xué)員能夠體會SoPC技術(shù)給系統(tǒng)設(shè)計帶來的靈活性。最后通過FPGA綜合設(shè)計實驗，學(xué)員完成對四天學(xué)習(xí)內(nèi)容的回顧和總結(jié)。
1. 基于FPGA的SOPC系統(tǒng)組成原理和典型方案
2. Altera公司的NIOS II 解決方案
3. 基于NIOS II的硬件系統(tǒng)設(shè)計流程
4. 基于NIOS II的軟件系統(tǒng)設(shè)計流程
5. 基于NIOS II的軟件系統(tǒng)調(diào)試方法
1. 實戰(zhàn)訓(xùn)練八：
訓(xùn)練課題：“存儲器讀寫測試”
實驗要點：
2.1 QuartusII SOPC Builder使用方法
2.2 NIOSII IDE軟件開發(fā)流程
2.3 CFI接口FLASH芯片的讀寫方法
2.4 NIOSII的CFI接口外設(shè)驅(qū)動調(diào)用方法
2. 實戰(zhàn)訓(xùn)練九：
訓(xùn)練課題：“FPGA綜合設(shè)計實驗”
訓(xùn)練內(nèi)容： 針對一個綜合性實驗題目，學(xué)員獨立完成需求分析，結(jié)構(gòu)設(shè)計，代碼設(shè)計，仿真驗證和程序下載固化。
實驗要點：
第五階段
Alter的IP工具
1.IP的概念、Alter的IP
1.1 IP的概念
1.2 Alter可提供的 IP
1.3 Alter IP在設(shè)計中的作用
2.使用Alter的基本宏功能
2.定制基本的宏功能
2.1定制基本宏功能
2.2實現(xiàn)基本宏功能
2.3設(shè)計實例
3.使用Alter的IP核
3.1定制IP核
3.2實現(xiàn)IP核
3.3設(shè)計實例
第六階段
QUARTUS II 的常用輔助設(shè)計工具
1.I/O分配驗證
1.1 I/O分配驗證功能簡介
1.2 I/O分配驗證流程
1.3 用于I/O分配驗證的輸入
1.4 運行I/O分配驗證
2. 功率分析
2.1Excel-base功率計算器
2.2Simulation-based功率估算
3.RTL閱讀器
3.1RTL閱讀器用戶界面
3.2原理圖的分頁和模塊層次的切換
3.3過濾原理圖
3.4將原理圖中的節(jié)點定位到源設(shè)計文件
3.5在原理圖中查找節(jié)點或網(wǎng)線
3.6使用RTL閱讀器分析設(shè)計中的問題
4.時序收斂平面布局規(guī)劃器（Time Closure Floorplan）
4.1使用Time Closure Floorplan分析設(shè)計
4.2Time Closure Floorplan優(yōu)化設(shè)計
5.Chip Editor底層編輯器
5.1Chip Editor功能詳解
5.2使用Chip Editor的設(shè)計流程
5.3Chip Editor視圖
5.4資源特性編輯器
5.5 Chip Editor的一般應(yīng)用
6.工程更改管理(ECO)
6.1 ECO的應(yīng)用范圍
6.2 ECO的操作流程
6.3 使用Change Manager查看和管理更改
6.4 ECO驗證
7.第三方EDA工具
7.1NativeLink與WYSIWYG
7.2 3種EDA工具的使用流程
7.3 QUARTUS II支持的第三方工具
8.綜合的概念與Synplify/Synplify Pro綜合工具
8.1Synplify Pro用戶界面
8.2 Synplify Pro綜合流程
8.3 Synplify Pro的其他綜合技巧
第七階段
1.實戰(zhàn)訓(xùn)練十：
訓(xùn)練課題：“數(shù)碼管進位與刷新綜合設(shè)計實驗”
步驟一、詳細一個鋪墊性實驗，通過它講解數(shù)碼管各種進位的方法，與進位代碼的編寫，其中注意：
a.數(shù)碼管整體刷新和數(shù)碼管動態(tài)掃描顯示的區(qū)別和聯(lián)系，怎樣編寫代碼
b.編程中注意FPGA的精髓：并行運行
c.注意在傳遞數(shù)據(jù)的過程中，采用什么方法比較好
步驟二、學(xué)員自己編寫一個數(shù)字時鐘程序
a.訓(xùn)練學(xué)員舉一反三的能力
b.注意一些特殊用法
步驟三、總結(jié)學(xué)員的出錯原因，給出解決方法
2.實戰(zhàn)訓(xùn)練十一：
訓(xùn)練課題：“蜂鳴器怎樣演奏音樂，怎樣演奏梁祝的曲子”
步驟一、詳細一個鋪墊性實驗，通過它講解怎樣通過分頻來實現(xiàn)音階和音調(diào)，其中注意：
a.狀態(tài)機的高級用法
b.怎樣分頻
c.注意在傳遞數(shù)據(jù)的過程中，采用什么方法比較好
步驟二、學(xué)員自己編寫一個數(shù)字時鐘程序
a.訓(xùn)練學(xué)員舉一反三的能力
b.注意一些特殊用法
步驟三、總結(jié)學(xué)員的出錯原因，給出解決方法
3.實戰(zhàn)訓(xùn)練十二：
1. 內(nèi)容的回顧與難點消化，解疑答惑
2.編程中舉一反三和融匯貫通訓(xùn)練
3. FPGA的程序固化方法
第八階段
知識詳解：
1.字符型液晶顯示原理
2.圖形液晶顯示原理
3.彩色液晶顯示原理詳解，TFT 液晶顯示原理詳解
4.UFB、STN、TFT比較
1. 實戰(zhàn)訓(xùn)練十二：
訓(xùn)練課題：1602字符型液晶顯示實驗
訓(xùn)練內(nèi)容： 通過實驗充分理解字符型液晶的顯示原理，是怎樣通過通過代碼體現(xiàn)的，針對一個綜合性實驗題目，學(xué)員獨立完成需求分析，結(jié)構(gòu)設(shè)計，代碼設(shè)計，仿真。
2. 實戰(zhàn)訓(xùn)練十三：
訓(xùn)練課題：“128x64圖形液晶顯示實驗”
訓(xùn)練內(nèi)容： 通過實驗充分理解字圖形液晶的顯示原理，是怎樣通過通過代碼體現(xiàn)的針對一個綜合性實驗題目，學(xué)員獨立完成需求分析，結(jié)構(gòu)設(shè)計，代碼設(shè)計，仿真。 |
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發(fā)表于 2009-11-28 10:38:28
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