一個管腳約束的問題

bluedog · 發(fā)表于 2011-10-5 20:44:31

各位大俠好，我用一款比較老的CPLD（lattice isp1032）做一組時序邏輯，在功能仿真時都通過了一點問題沒有，但是在加了管腳約束進行時序仿真時發(fā)現(xiàn)時序根本不對，請問從哪里入手查找問題原因呢？

另外，有沒有比較好的介紹邏輯設計思想方法的書籍，麻煩推薦下。

O(∩_∩)O謝謝

huangwenchen · 發(fā)表于 2011-10-9 02:11:14

不懂

penpen · 發(fā)表于 2011-10-13 20:27:59

學習！！！

woniuyoudi · 發(fā)表于 2011-10-14 15:28:40

不懂啊

woniuyoudi · 發(fā)表于 2011-10-14 15:29:21

zhulinxy123 · 發(fā)表于 2011-11-2 14:09:08

你問題我也遇到過，只是用的芯片不同，建議你查看出錯的輸出，檢查其輸入。還有以后別用LATTICE了，我用了三年，終于受不了LATTICE，改用XILINX了

kljun007 · 發(fā)表于 2011-11-8 16:41:13

呵呵，我今兒也遇到了同樣的問題，還沒解決了。

asyou · 發(fā)表于 2011-11-16 15:22:08

先直接跑起來，看有沒有問題，有問題再改！

我與阿Q同鄉(xiāng) · 發(fā)表于 2011-11-22 16:18:43

用示波器看你的輸出，是否正確

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[提問] 一個管腳約束的問題

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