科通 2012 Xilinx & Cadence 研討會

發布時間：2012-3-26 12:27 發布者：tank986

關鍵詞： cadence , Xilinx , 科通

cadence_Workshop_Detail_English.pdf (240.29 KB) 科通 2012 Xilinx&Cadence 研討會Cadence and Xilinx - Helping You with System Realization加速Xilinx FPGAs的設計進程并同時優化PCB layout 設計，并幫組您實現成本節約。

隨著集成化程度的提高，印制板設計中FPGA引腳數量越來越多，設計難度越來越大，同時設計者為了成本考慮不想在PCB上加層又不想增加整個設計時間。Cadence FPGA設計平臺正是為了應對如此挑戰。

FPGA設計者，硬件設計師以及PCB設計人員致力于整個系統FPGA的pin腳分配上達成一致。在這次研討會中，你將會了解FSP和Allegro結合xilinx平臺在短時間內正確無誤的完成設計，這樣既可以節省更多設計時間又可減少PCB設計層數。

您將有什么收獲：
1.  運用Allegro FPGA System Planner來完善FPGA的pin腳分配從而優化整個系統的協調性。
2.  運用Allegro FPGA System Planner產生其他信號在PCB板子走線邏輯關系以及FPGA logic/timing-aware的pin腳分配。
3.  在不影響IP邏輯關系或時序要求的情況下，運用PlanAhead和IP library對pin腳進行優化。
4.  從Allegro FPGA System Planner的設計中產生所需要的PCB文件。
5.  PCB Layout工程師在PCB中根據需要調整并運用FSP優化FPGA pin分配

參加對象：
§  FPGA設計人員
§  硬件設計人員
§  硬件設計經理
§  PCB layout 工程師

涉及到的運用軟件：
§  PlanAhead
§  Allegro FPGA System Planner
§  Allegro Design Entry HDL
§  Allegro PCB Design HDL
§  OrCAD Capture CIS

深圳，4月17日(9:30-16:30）
地址：深圳市福田區福中三路1006號諾德中心4樓H 第一培訓室

北京,  4月24日（9:30-16:30）
地址：北京市海淀區海淀東三街2號歐美匯大廈15層1501至1508單元

TimeItem9:30-9:45
公司介紹及會議議程
9:45-10:45
Xilinx設計技術講座
10:45-11:00
休息
11:00-12:00
Allegro PCB 工具New Feature講座
12:00-13:30
Lunch
13:30-14:45
FPGA System Planner介紹講座及演示
14:45-15:00
休息
15:00-16:30
FPGA System Planner操作及答疑

報名方式：
1. 請點擊進入網上注冊頁面：http://www.comtech.com.cn/Registpageshenzhen.asp(深圳)或 http://www.comtech.com.cn/RegistpageBeiJing.asp（北京）。
2.       請認真填寫以下信息，并保證真實有效，我們將在審核之后發出確認函，確認函里面有具體參與方法。

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電  話：021-51696680-8057
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網友評論

njust_wu 發表于 2012-4-9 09:30:04

Xilinx 和 Cadence的研討會，如果有時間還是可以去參加一下的。

njust_wu 發表于 2012-4-15 22:46:44

不好意思，因為公司官網換了新版本，所以原來的網頁地址有新的修改，詳細信息見：

http://www.comtech.com.cn/cn/New_Info.asp?newId=90

注冊頁面：
深圳：
http://www.comtech.com.cn/cn/RegistpageShenzhen.asp

北京：
http://www.comtech.com.cn/cn/RegistpageBeiJing.asp

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