FPGA 設計加法器的verilog程序

幸福愛好

我是剛開始學FPGA，現在對其verilog語言還不是很懂。下面題目：設計一個十進制的加法計數器，功能包含復位信號，置位信號，每個時鐘的正跳變沿計數器加一。計數0-99即可。請幫忙給個參考的程序。

McuPlayer

1. 
   
2. module bcd_counter(
   
3.     rst,
   
4.     clk,
   
5.     qout
   
6.     );
   
7. 
   
8. input rst;
   
9. input clk;
   
10. output[7:0] qout;
    
11. 
    
12. reg [3:0] low;
    
13. reg [3:0] high;
    
14. 
    
15. 
    
16. assign qout ={high,low};
    
17. 
    
18. always @(posdage clk)
    
19.     if(rst)
    
20.         begin
    
21.             dc <= 1'b0;
    
22.             low <= 4'h0;
    
23.             high <= 4'h0;
    
24.         end
    
25.     else
    
26.         begin
    
27.             case(low)
    
28.             0,1,2,3,4,5,6,7,8:
    
29.                 low <= low+4'h1;
    
30.             9:
    
31.                 begin
    
32.                     low <= 4'h0;
    
33.                     case(high)
    
34.                         0,1,2,3,4,5,6,7,8:
    
35.                             high <= high+4'h1;
    
36.                         9:
    
37.                             high <= 0;
    
38.                     endcase
    
39.                 end
    
40.             endcase
    
41.         end
    
42. end module  
    

復制代碼

McuPlayer

從00開始顯示，一直到99，然后又從0開始，十進制用BCD編碼

直接敲出的，沒有編譯，可能有語法錯誤。
這本質是一個BCD的加計數器，我故意用2個reg來保存（low和high），以便于你理解。
case語句，實現了類似真值表方式，邏輯直接易懂。
你也可以用if語句替代了，綜合出來，是一樣的。

正好，我最近也在設計CPU的Verilogn IP core
希望，我幫助的是一個FPGA未來的大牛，而不是一個畢業設計，阿門。

dddg

毛片哥在搞cpu ip core？做芯片的仿真器？

McuPlayer

仿真器因為要支持多個core所以，我做了一個core generator，腳本轉Verilog
寫個腳本，自動翻譯成Verilog的FSM部分的代碼，其余部分代碼就簡單多了

firecnmfly

仿真器因為要支持多個core所以，我做了一個core generator，腳本轉Verilog
寫個腳本，自動翻譯成Verilog的FSM部分的代碼，其余部分代碼就簡單多了
McuPlayer 發表于 2012-5-12 17:20

小弟問一句，腳本轉Verilog是什么東東？請大神指點···

McuPlayer

就是自己做個小軟件，可以根據相關的設定，輸出對應的Verilog代碼，僅此而已

firecnmfly

回復7樓McuPlayer：
是指只要在腳本中定義FSM的狀態以及跳轉條件，然后就可以自動生成Verilog代碼嗎？小弟還有一個地方不太明白，就是你說到的仿真器要支持多個核，這個怎么理解啊？

McuPlayer

你先自己多寫幾個內核，然后就像小學數學的合并同類項那樣，進行總結就是了

firecnmfly

回復7樓McuPlayer：
我記得Quartus里面有一個FSM生成工具，是不是類似于那個東東？