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賽靈思公司（Xilinx）推出 ISE 12軟件設(shè)計套件，實現(xiàn)了具有更高設(shè)計生產(chǎn)力的功耗和成本的突破性優(yōu)化。ISE 設(shè)計套件首次利用“智能”時鐘門控技術(shù)，將動態(tài)功耗降低多達 30%。此外，該新型套件還提供了基于時序的高級設(shè)計保存功能、為即插即用設(shè)計提供符合 AMBA 4 AXI4 規(guī)范的IP支持，同時具備第四代部分重配置功能的直觀設(shè)計流程，可降低多種高性能應(yīng)用的系統(tǒng)成本。 在為所有 Xilinx Virtex-6 和 Spartan-6 FPGA 產(chǎn)品系列提供全面生產(chǎn)支持的同時，ISE 12 版本作為業(yè)界唯一一款領(lǐng)域?qū)Ｓ迷O(shè)計套件，不斷發(fā)展和演進，可以為邏輯、數(shù)字信號處理 (DSP)、嵌入式處理以及系統(tǒng)級設(shè)計提供互操作性設(shè)計流程和工具配置。此外，賽靈思還在ISE 12套件中采用了大量軟件基礎(chǔ)架構(gòu)，并改進了設(shè)計方法，從而不僅可縮短運行時間，提高系統(tǒng)集成度，而且還能在最新一代器件產(chǎn)品系列和目標(biāo)設(shè)計平臺上擴展 IP 互操作性。 智能自動化實現(xiàn)功率優(yōu)化 ISE 12設(shè)計套件推出了FPGA 業(yè)界首款帶自動化分析與精細(xì)粒度（邏輯切片）優(yōu)化功能的智能時鐘門控技術(shù)。該功能專為減少轉(zhuǎn)換次數(shù)而開發(fā)，而轉(zhuǎn)換次數(shù)正是降低數(shù)字設(shè)計動態(tài)功耗的主要因素。上述技術(shù)的工作原理是，利用一系列獨特的算法來分析設(shè)計方案，以檢測每個 FPGA 邏輯切片中轉(zhuǎn)換時不改變下游邏輯和互聯(lián)的順序元件（即“轉(zhuǎn)換”）。該軟件生成的時鐘啟用邏輯會自動關(guān)閉邏輯切片級不必要的活動，避免關(guān)閉整個時鐘網(wǎng)絡(luò)，這樣可以節(jié)省大量的功耗。 生產(chǎn)力更高，性能更強 ISE 12 設(shè)計套件的高級設(shè)計保存功能使設(shè)計人員能夠通過可重復(fù)使用的時序結(jié)果快速實現(xiàn)設(shè)計時序收斂。設(shè)計人員不僅能將設(shè)計方案進行分區(qū)，集中精力滿足關(guān)鍵模塊所需的時序功能，而且還可在進行其他部分的設(shè)計工作時將這些模塊鎖定，以保存其布局布線。為推出即插即用型 FPGA 設(shè)計，賽靈思正對開放式 ABMA 4 AXI4 互聯(lián)協(xié)議上的 IP 接口進行標(biāo)準(zhǔn)化，這既簡化了賽靈思及第三方供應(yīng)商提供的 IP集成工作，同時最大限度地提高了系統(tǒng)性能。為了高效映射于 FPGA 架構(gòu)，賽靈思還與 ARM 公司共同定義了AXI4、AXI4-Lite 和 AXI4-Stream 規(guī)范。 部分重配置降低成本 部分重配置技術(shù)能在不中斷其它邏輯工作的情況下下載部分 bit 文件，從而動態(tài)修改FPGA 邏輯塊。ISE 設(shè)計套件 12采用直觀接口，以及與用戶熟悉的標(biāo)準(zhǔn) ISE 設(shè)計流程緊密結(jié)合的簡化設(shè)計方法，從而使部分重配置技術(shù)能夠輕松運用于賽靈思 FPGA 器件中。ISE 部分重配置流程現(xiàn)在使用同樣的業(yè)經(jīng)驗證的賽靈思工具和方法，滿足時序收斂、設(shè)計管理與平面規(guī)劃以及設(shè)計保存的需求。 由于支持第四代“即時”部分重配置技術(shù)，設(shè)計人員能在盡可能小型化的器件中集成多種高級應(yīng)用，從而大幅降低系統(tǒng)成本與功耗。新一代有線光學(xué)傳輸網(wǎng)絡(luò) (OTN) 解決方案的開發(fā)人員實施一個 40G 多端口復(fù)用轉(zhuǎn)換器接口，相對于不支持部分重配置的器件而言所需的資源減少了三分之一。包括軟件無線電在內(nèi)的眾多其它應(yīng)用也受益于賽靈思 FPGA 按需重配置功能所提供的更高靈活性優(yōu)勢。 立即啟動設(shè)計工作 ISE 設(shè)計套件12創(chuàng)新技術(shù)將分階段推出，其中面向 Virtex-6 FPGA 設(shè)計的智能時鐘門控技術(shù)現(xiàn)已隨12.1版本推出；面向 Virtex-6 FPGA 設(shè)計的部分重配置技術(shù)將隨 12.2 版本推出；而 AXI4 IP 支持將隨 12.3 版本推出。ISE 12 套件可與 Aldec、Cadence Design Systems、Mentor Graphics 以及 Synopsys等 公司推出的最新仿真和綜合軟件協(xié)同工作。 此外，相對于前版而言，通過改進嵌入式設(shè)計技術(shù)，12.1 版軟件的邏輯綜合平均速度提升 2 倍，大型設(shè)計實施運行時間縮短 1.3 倍。12.1 版本軟件還為 Virtex-6 FPGA 多模無線電目標(biāo)設(shè)計平臺、Spartan-6 FPGA 工業(yè)自動化與工業(yè)影像目標(biāo)設(shè)計平臺以及 Virtex-6 HXT FPGA 100G OTN 和包處理目標(biāo)設(shè)計平臺（今年晚些時候推出）提供了擴展的并經(jīng)生產(chǎn)驗證的 IP。 定價與供貨情況 ISE 12.1設(shè)計套件可立即提供各種 ISE 版本，邏輯版本的起始價格為 2,995 美元�？蛻艨蓮馁愳`思網(wǎng)站免費下載全功能 30 天評估版本。歡迎立即使用 12.1 版軟件，如欲了解 ISE 12設(shè)計套件中有關(guān)降低功耗與成本的設(shè)計方法和生產(chǎn)力創(chuàng)新的更多詳情，敬請訪問：www.xilinx.com/cn/ISE。 |
