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在先進系統中取代ASIC一直是FPGA廠商的口號。這些年來，FPGA也的確在逐步蠶食ASIC市場。那么，如果有一家FPGA廠商聲稱其技術優(yōu)勢是采用了ASIC技術，你是否會感到驚奇？ 本月，FPGA巨頭賽靈思宣布其首款20nm器件開始投片，而其20nm和將來16nm器件的優(yōu)勢是采用“ASIC級可編程架構”的UltraScale，即在完全可編程的架構中應用最先進的ASIC技術。 賽靈思和Altera總是這樣。只要一家宣布了一項技術突破，不久另一家就會召開新聞發(fā)布會。實際上，過去兩家在各個工藝節(jié)點上通常是交替領先，誰也甩對方不了多遠。但這次賽靈思試圖打破這個規(guī)律，它要在20nm節(jié)點繼續(xù)領先。 FPGA的技術突破主要源于兩個因素：工藝和架構。在20nm節(jié)點，賽靈思和Altera都委托臺積電來生產，而且采用相同的半導體工藝。在此情況下，更合理的架構就成了致勝的唯一法寶。 上月，Altera宣布其下一代中端器件Arria 10 FPGA將采用臺積電的20nm工藝（最高性能的Stratix 10則采用英特爾的14nm工藝），而且聲稱其優(yōu)越的架構“為中端可編程器件設立了新標桿”。但我們沒有獲知該架構的詳細信息。本月，賽靈思宣布其首款20nm器件開始投片，而其宣傳的亮點則是“ASIC級可編程架構”UltraScale。 Xilinx公司全球高級副總裁湯立人 （Vincent Tong）對這個“行業(yè)首個ASIC級可編程架構”信心滿滿，聲稱賽靈思的20nm All Programmable器件將比同類競爭產品提前一年實現1.5至2倍的性能和集成度。 湯先生說，UltraScale將消除海量數據流和智能處理的瓶頸問題，而頭號瓶頸就是芯片內的互連。 如下圖所示，FPGA器件內的邏輯單元數量增速一直超過布線通道數量的增速。布線通道數以線性級增長，而邏輯單元數則以指數級增長。只有增加真實有效的布線通道才能應對不斷增加的復雜性，實現更高的利用率。UltraScale借鑒了ASIC的互連設計，更多的快速通道布線像立交橋那樣保證數據流的暢通。 
邏輯單元增速超過布線通道增速
快速通道和分析協同優(yōu)化彌合差距，實現超過90%的利用率 UltraScale的另一個特點是類似ASIC的時鐘，它可使性能裕量最大化，實現最高吞吐量。湯先生介紹說，高速系統需要512到2048位寬度的總線，在這樣的速度下有一半的時鐘周期會發(fā)生時鐘歪斜（skew）。UltraScale類似ASIC的時鐘幾乎可將時鐘布置在晶片的任何地方，解決了時鐘歪斜的難題。
使用較寬總線的高吞吐量系統會發(fā)生時鐘歪斜
多區(qū)域、類似ASIC時鐘的UltraScale時鐘布線解決了時鐘歪斜問題 關于更多UltraScale架構的詳情，讀者可參閱賽靈思公司提供的資料：Xilinx UltraScale架構 — 業(yè)界首款ASIC級All Programmable架構解決互連的瓶頸或訪問 china.xilinx.com/ultrascale。 賽靈思這個采用ASIC技術他山之石的UltraScale架構似乎不僅可以用來“攻玉”（與FPGA廠商競爭），用它來“攻石”（與ASIC競爭）也許更加順手。據湯先生介紹，賽靈思UltraScale將用于各種高性能Smarter系統，包括線路卡、橋接器等通信設備，而這些領域以前都是ASIC的地盤。事實上，賽靈思在通信市場的Design Win中有40%左右過去采用的是ASIC。采用ASIC 技術的UltraScale器件大概是ASIC廠商的又一個壞消息。 前面我們提到，賽靈思和Altera在各個工藝節(jié)點總是交替領先。UltraScale架構的出現使得賽靈思在20nm節(jié)點有機會繼續(xù)領先。不過，Altera也有殺手锏，那就是英特爾的14nm工藝，一般認為它比同行要領先一兩年的時間。而且Altera 14nm器件的推出時間也晚不了多少；Altera說它將于2013年提供14 nm Stratix 10 FPGA測試芯片。當然，兩家的競爭對電子行業(yè)總是好消息，他們不僅給我們帶來更高性能的器件，也為我們不斷進軍半導體制造的新領域開拓了道路。 |
