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作者：意法半導(dǎo)體DCG – DAP設(shè)計方法小組 A.Ferrara, A.Ferrari, P. De Laurentiis 前言 – LUCT是什么 第一層時鐘樹和第二層時鐘樹 時鐘樹設(shè)計及其設(shè)計方式是引起系統(tǒng)芯片性能差異的主要原因。 從歷史角度看，ASIC時鐘樹設(shè)計人員利用商用自動化工具設(shè)計時鐘樹，以確保執(zhí)行時間等性能取得預(yù)期結(jié)果，但是，這種方法的時鐘偏差和插入延時等性能卻不盡人意，另外，高復(fù)雜性、頻率和尺寸設(shè)計使得傳統(tǒng)方法完全沒有可行性。 低不確定性時鐘樹[LUCT]設(shè)計及算法與在系統(tǒng)芯片上實(shí)現(xiàn)的第一層時鐘樹的物理定義有關(guān)，能夠讓設(shè)計人員克服傳統(tǒng)設(shè)計方法的所有低效率問題。 從頂層的根時鐘網(wǎng)絡(luò)（通常是PLL輸出）到中層時鐘網(wǎng)絡(luò)，LUCT是一個高質(zhì)量的負(fù)載均衡的時鐘樹，其目標(biāo)是將時鐘信號從中央鎖相環(huán)PLL送到芯片的大部分區(qū)域，詳情參見參考文獻(xiàn)[1]。該文獻(xiàn)詳細(xì)介紹了低不確定性時鐘樹[LUCT]方法和架構(gòu)，概括了從規(guī)格定義到單元布局和時鐘合成的全部相關(guān)設(shè)計流程。 按照參考文獻(xiàn)[2]的定義，這種時鐘分配方法屬于結(jié)構(gòu)化時鐘樹。文獻(xiàn)[2]還概括了現(xiàn)有的不同的時鐘設(shè)計方式。從時鐘源到寄存器，整個時鐘樹由第一層時鐘樹和第二層（或本地）時鐘樹組成。商用EDA工具需要實(shí)現(xiàn)本地時鐘樹。 LuctGenKit是意法半導(dǎo)體數(shù)字ASIC產(chǎn)品部的設(shè)計方法小組研發(fā)的時鐘設(shè)計工具，可完成LUCT架構(gòu)的物理實(shí)現(xiàn)過程。 下載全文： 
LUCT低不確定性時鐘樹設(shè)計方法、算法和工具.pdf
(1.36 MB)
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