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IP(Intellectual Property)就是常說的知識產(chǎn)權(quán)。美國Dataquest咨詢公司將半導(dǎo)體產(chǎn)業(yè)的IP定義為用于ASIC、ASSP和PLD等當(dāng)中，并且是預(yù)先設(shè)計好的電路模塊。IP核模塊有行為(Behavior)、結(jié)構(gòu)(Structure)和物理(Physical)三級不同程度的設(shè)計。根據(jù)描述功能行為的不同，IP核分為三類，即軟核(Soft IP Core)、完成結(jié)構(gòu)描述的固核(Firm IP Core)和基于物理描述并經(jīng)過工藝驗證的硬核(Hard IP Core)。IP軟核通常是用HDL文本形式提交給用戶，它經(jīng)過RTL級設(shè)計優(yōu)化和功能驗證，但其中不含有任何具體的物理信息。據(jù)此，用戶可以綜合出正確的門電路級設(shè)計網(wǎng)表，并可以進(jìn)行后續(xù)的結(jié)構(gòu)設(shè)計，具有很大的靈活性；借助于EDA綜合工具可以很容易地與其他外部邏輯電路合成一體，根據(jù)各種不同半導(dǎo)體工藝，設(shè)計成具有不同性能的器件。本文利用先進(jìn)的EDA軟件，用VHDL硬件描述語言采用自頂向下的模塊化設(shè)計方法，完成了具有相序自適應(yīng)功能的雙脈沖數(shù)字移相觸發(fā)器的IP軟核設(shè)計。 1 三相全控橋整流電路 如圖1所示，三相全控橋整流電路由6只晶閘管組成。共陰極組側(cè)和共陽級組側(cè)的各3只晶閘管相互換流，在電源的一個周期內(nèi)獲得6次換流的脈動波形。三相全控橋整流電路在任何時刻必須保證有兩個不同組別的晶閘管同時導(dǎo)通才能構(gòu)成回路。換流只在本組內(nèi)進(jìn)行，每隔120°換流一次。由于共陰級組與共陽級組的換流點相隔60°，所以每隔60°有一個元件換流。同組內(nèi)各晶閘管的觸發(fā)脈沖相位差為120°，接在同一相的兩個元件的觸發(fā)脈沖相位差為180°，而相鄰兩脈沖的相位差是60°。 2 IP軟核設(shè)計 2.1 觸發(fā)脈沖輸出設(shè)計思路 本設(shè)計的觸發(fā)脈沖移相是以三相的自然換相點為基準(zhǔn)的，三相電源U、V、W輸入經(jīng)過兩兩相減并整流以后得到周期為20 ms、相位差為120°的三路方波A、B、C(如圖2所示)，作為頂層模塊的同步輸入。分析觸發(fā)脈沖可以發(fā)現(xiàn)，不管移相觸發(fā)角為多少，以A相的過零點作為同步點，則從同步點開始的一個周期360°內(nèi)，必然產(chǎn)生6次輸出脈沖。本設(shè)計采用雙窄脈沖，每次有兩路輸出。6個晶閘管的觸發(fā)分別由A、B、C的正、負(fù)電平周期內(nèi)進(jìn)行延時。例如：A的正電平周期內(nèi)，以A的上升沿為起始點，經(jīng)過由移相角決定的延時后，發(fā)出VT1的觸發(fā)脈沖；在雙窄脈沖應(yīng)用中，同時發(fā)出VT6的觸發(fā)脈沖。觸發(fā)脈沖時序圖如圖3所示。 可以實現(xiàn)從自然換相點開始0°～180°的延時，設(shè)計思路簡單直觀，而通常設(shè)計則須區(qū)分不同的移相范圍。在外部輸入6 MHz的時鐘時，可以實現(xiàn)精度為0.003°的移相，同時還可實現(xiàn)相序自適應(yīng)。 2.2 IP軟核設(shè)計思路 采用層次化的設(shè)計思想，將模塊分為頂層模塊和子模塊，各模塊均使用VHDL五言進(jìn)行設(shè)計。頂層模塊(Trigger)決定整個設(shè)計的輸入／輸出接口和各個子模塊的連接關(guān)系。設(shè)計思路為：移相角的輸入由并行的16位數(shù)據(jù)線輸入，并保存在移相角寄存器中；A、B、C二相輸入作為移相觸發(fā)輸出的基準(zhǔn)，根據(jù)移相角寄存器中的延時值對相應(yīng)晶閘管的觸發(fā)脈沖進(jìn)行延時；觸發(fā)脈沖由VT1～VT6輸出，CLK是時鐘輸入，SOUT是周期為3.3 ms的同步輸出。共有4個子模塊s_pulse、ph_adp、delaycr和word。 s_pulse模塊將A、B、C三相輸入通過D觸發(fā)器實現(xiàn)時鐘同步，由TAF_EN信號輸入作為移相角的更新使能。當(dāng)TAF_EN為1時，用并行的16位數(shù)據(jù)口 D0～D15的數(shù)據(jù)更新移相角寄存器中的數(shù)值。 ph_adp模塊根據(jù)A、B、C三相輸入完成相序的判斷。相序的判斷基于以下算法：當(dāng)A相(U-V)的上升沿到來時，如果A、B、C三相輸入的電平為101，則為正相序(U、V、W)輸入；如果A、B、C三相輸入的電平為110，則為負(fù)相序(U、W、V)輸入。模塊輸出信號ps、ns分別作為正、負(fù)相序的標(biāo)志。 delayer模塊產(chǎn)生寬度為0.8 ms的觸發(fā)脈沖。觸發(fā)脈沖的產(chǎn)牛分別以三相輸入的上升、下降沿為基準(zhǔn)，根據(jù)移相角寄存器中的值，由CLK觸發(fā)的計數(shù)器完成6個觸發(fā)脈沖的延時。例如：以同步輸人A相的上升沿為基準(zhǔn)，由CLK觸發(fā)計數(shù)器開始計數(shù)，當(dāng)計數(shù)值達(dá)到移相角寄存器中的值后，送出一個寬度為0.8 ms的觸發(fā)脈沖VT1；三相輸入的上升、下降沿分別采用各自的計數(shù)器。 word模塊完成觸發(fā)脈沖的調(diào)制。調(diào)制頻率為10kHz，使得每個觸發(fā)脈沖內(nèi)有8個子脈沖，通過脈沖變壓器對6個晶閘管的門極控制，并根據(jù)相序標(biāo)志ps、ns以正確的順序送出觸發(fā)脈沖。 正相序時的觸發(fā)脈沖順序為：VT1→VT2→VT3→VT4→VT5→VT6→VT1。 負(fù)相序時的觸發(fā)脈沖順序為：VT6→VT5→VT4→VT3→VT2→VT1→VT6。 2.3 IP軟核設(shè)計實現(xiàn) 本設(shè)計中，IP軟核由VHDL語言編寫實現(xiàn)，使用Synplicity公司的synplify Pro完成編譯和綜合。綜合以后的RTL級系統(tǒng)框圖如圖4所示。 可以根據(jù)具體系統(tǒng)所用的不同器件進(jìn)行綜合，再使用不同器件廠商的布局布線工具產(chǎn)生編程文件，然后下載到具體器件中，就完成了該IP軟核的應(yīng)用實現(xiàn)。 3 IP軟核的仿真及驗證 為了驗證該TP軟核的邏輯功能，需要對其進(jìn)行功能仿真。編寫testbench，在仿真軟件ModelSim中對頂層模塊進(jìn)行功能模塊。使用testbench可以對所設(shè)計的功能模塊進(jìn)行靈活的仿真，以檢驗IP軟核在正、負(fù)相序輸入以及各種移相角時的輸出是否正確。圖5和圖6分別為正、負(fù)相序輸入時移相角為120°的仿真波形。 由仿真結(jié)果可以看出，該IP核的邏輯功能正確。用QUARTUS II進(jìn)行編譯后，下載到Altera公司的新一代CPLD MAXII系列的EPMl270中，能夠?qū)崿F(xiàn)精確的移相以及相序自適應(yīng)。 4 結(jié) 論 按照IP軟核的設(shè)計流程，完成了全數(shù)字三相晶閘管移相觸發(fā)器的設(shè)計。該方法解決了不同移相范圍觸發(fā)脈沖輸出的問題，并實現(xiàn)了相序自適應(yīng)，為三相晶閘管移相觸發(fā)電路的應(yīng)用提供了有效的可復(fù)用設(shè)計手段，使得整個控制系統(tǒng)的設(shè)計得以簡化。該IP軟核的設(shè)計已成功應(yīng)用于基于TMS320LF2407A的直流電機(jī)調(diào)速系統(tǒng)中。 |
