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移相電路常用于同步檢測器的數據處理系統中。傳統移相器的實現方法有多種，大致可分為模擬式和數字式兩類。模擬式移相器電路復雜、線性差、精度低；而數字式移相器大多以標準邏輯器件(如中小規模TTL系列、CMOS系列)按傳統數字系統設計方法設計而成，其主要缺點是邏輯規模小、功耗大、可靠性低。本文介紹一種基于在系統可編程邏輯器件實現的新型可編程數字移相器的設計方案，該移相器移相范圍為0~360°，分辨率為1°，它可以方便地和微處理機及其它設備聯接，以構成自動化同步檢測器數據處理系統。 1 新型數字式移相器的工作原理 圖1為數字移相器的工作原理框圖，其工作原理如下： 輸入信號的頻率為fi，數字鎖相環被設置在360倍輸入信號頻率上，即鎖相環輸出頻率為360fi。90分頻器由8421BCD碼計數器構成的模90計數器組成，對鎖相環輸出信號進行計數分頻，并將計數器的輸出以8421BCD碼的形式輸入數值比較器，該信號將和來自鎖存器的相角碼進行比較。相角碼為兩位8421BCD碼，它的值為所需相移角度數對于90求余運算所得的結果。象限碼為所需相移角度數整除90所得的結果，用兩位二進制碼表示。象限碼表示相移角所在的象限，其第一到第四象限的象限碼分別表示為00、01、01、11。例如，所需相移角度數為295°，則295-3X90＝25，所以對應的相角碼為00100101，由于相移角位于第四象限，其象碼為11。當計數器計到和相角碼相等時，比較器輸出"="為"1"電平。 由于鎖相環的輸出頻率是360fi，計數器工作的每一循環為除以90，因而在輸入信號的每個周期內，數值比較器輸出"="為"1"電平的狀態就出現四次。這樣，通過移相輸出控制電路，在象限碼的作用下，就可獲得精確的移相信號輸出 。圖1中，移相輸出控制電路除形成移相信號外，還產生計數器復位信號、鎖相環鑒相器輸入信號，通過鎖相環的自動調節功能，以保證信號和輸入信號的循環周期相一致，并和計數器復位信號同相。圖中，譯碼模塊顯示相移角度數。 2 移相器的實現方法 本設計采用基于芯片的自頂向下的設計方法，除鎖相環電路及顯示器外，圖１中的其它功能塊均被設計在一片Lattice公司的ispLS1016E中。設計工具選用Lattice公司和Data I/O公司等聯合設計的ispEXPERT SYSTEM設計應用軟件。該軟件是一套進行CPLD設計的高級設計工具，它基于Windows操作系統，支持多種模式設計輸入，如VHDL語言、Verilog語言、ABEL-HDL語言、原理圖等。該軟件支持邏輯功能仿真、器件時序仿真及邏輯綜合，是一種較為先進的CPLD設計系統。在移相器電路設計中，系統頂層設計包括子系統功能分配、內部功能塊的連接和對外的接口關系，采用原理圖輸入；底層設計既可完全采用VHDL語言或ABEL-HDL語言描述，也可利用ispEXPERT SYSTEM強大的宏庫功能，采用原理圖輸入。圖2為由原理圖輸入方法實現的移相器輸出控制電路 圖中，D0、D1為兩位象限碼輸入，它們來自于象限碼鎖存器；A7、A3、A0為89判別標志輸入，它們來自于模90計數器的輸出端，當A7、A3、A0均為"1"時，表示一個計數周期結束，在下一個計數脈沖來到時，計數器應復零；CLK為控制器時鐘輸入端，CLK來自于鎖相環的輸出，它的頻率為360fi；CLK1為移相輸出觸發器的時鐘輸入端，該信號來自于數值比較器的"="輸出端，CLK1的頻率為4fi。電路有三個輸出端，即R、PD和OUT。其中Ｒ為計數器同步清零信號，PD為鎖相環鑒相器的輸入信號，這兩路信號為系統內部反饋輸出信號；OUT為移相器的輸出信號，在頂層設計中，必須加緩沖器，鎖定在ispLS1016E的管腳上。 本文介紹的采用在系統可編程邏輯器件設計精密數字移相器的方法，不僅簡化了硬件的開發和制造過程，而且使體積大大減小、提高了系統的可靠性。更為重要的是可以在不修改硬件電路的基礎上，通過修改設計軟件，更改移相范圍以及相移分辨率，就能滿足不同用戶的需要。 |
