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物理感知2D彈性壓縮架構可將測試邏輯線長縮短2.6倍，且在不影響設計尺寸的前提下使壓縮比高達400余倍 Cadence Design System, Inc.（現已正式更名為楷登電子，NASDAQ：CDNS）今日宣布推出全新Modus測試解決方案。該方案助設計工程師將產品測試時間縮短最高三倍，從而降低生產測試成本，進一步提高硅產品利潤率。新一代測試解決方案采用物理感知2D彈性壓縮架構，在不影響設計尺寸及布線的前提下使壓縮比高達400余倍。目前，此項技術專利正在申請中。 針對測試設計過程中的挑戰，Cadence Modus測試解決方案采用以下創新功能： • 2D壓縮：掃描壓縮邏輯可在晶片平面布局上構成二維物理感知網格，從而提高壓縮比并縮短線長。在壓縮比為100倍的情況下，2D壓縮線長最高可比業內現行掃描壓縮架構縮短2.6倍。 • 彈性壓縮：在自動測試模式生成（ATPG）期間，通過嵌入在解壓邏輯中的寄存器，按序控制多個掃描周期的關注數據位，確保壓縮比提高至400倍以上時，仍可保持滿意的故障覆蓋率。 • 嵌入式存儲器總線支撐：插入共享測試訪問總線，同一IP核中的多個嵌入式存儲器可全速執行可編程存儲器內建自測試（PMBIST）。該功能還包括針對鰭式場效應晶體靜態隨機存儲器（FinFET SRAM）和汽車安全應用的全新可編程軟件測試算法。 • 強大的通用腳本和集成調試環境：可測性設計（DFT）邏輯插入及ATPG功能采用全新、且標準統一的TCL腳本語言和調試環境，兼容Cadence Genus 綜合解決方案、Innovus 設計實現系統及Tempus 時序簽核解決方案。 “Cadence新一代Modus測試解決方案采用全新的創新功能，可以從根本上改變設計和測試工程師解決測試問題的方式。目前，我們正在為這項技術申請專利。”Cadence數字和簽核事業部高級副總裁兼總經理Anirudh Devgan博士表示：“Modus測試解決方案通過搭建物理感知的2D網格架構，并按序壓縮測試模式（pattern），較傳統方法顯著縮短了測試時間，為Cadence客戶帶來又一重要的盈利優勢。” 欲了解Modus測試解決方案的更多信息，請訪問www.cadence.com/news/modus。 |
