|
一、為什么要講邊沿檢測(cè) 也許，沒(méi)有那么一本教科書，會(huì)說(shuō)到這個(gè)重要的思想;也許，學(xué)了很久的你，有可能不知道這個(gè)重要的思想吧。很慚愧，我也是在當(dāng)年學(xué)了1年后才領(lǐng)悟到這個(gè)思想的。 說(shuō)實(shí)話，我的成長(zhǎng)很艱辛，沒(méi)有人能給我系統(tǒng)的指導(dǎo)，而我得撐起這一片藍(lán)天，于是乎無(wú)數(shù)個(gè)漏洞，我一直在修補(bǔ)我的不足。我沒(méi)能對(duì)自己滿足過(guò)，不是說(shuō)我“貪得無(wú)厭”，而是，我不夠“完美”。人可以不完美，但不可以不追求完美;或許終點(diǎn)永遠(yuǎn)達(dá)不到，但努力的過(guò)程，你一直在靠近完美;有方向感地奮斗，讓你永遠(yuǎn)立于不敗之地。 也許我看的書不夠多，但學(xué)校暑假那邊關(guān)于的FPGA的書，我都翻過(guò)一遍了;特權(quán)的《深入淺出玩轉(zhuǎn)FPGA》是我所看過(guò)的書中，唯一一本涉及到這個(gè)重要思想的書，也許這就是有過(guò)項(xiàng)目實(shí)戰(zhàn)的人出的書，和官方理論教材的區(qū)別吧。 說(shuō)起邊沿檢測(cè)，還有過(guò)一個(gè)故事： 話說(shuō)七哥當(dāng)年，去一家FPGA公司面試。考官給他一支筆，讓他用邏輯門畫出邊沿檢測(cè)電路。話音剛落，七哥持筆揮霍，數(shù)秒鐘內(nèi)畫出了邊沿檢測(cè)的電路圖，并且給出了完美的解釋。瞬間思維的展現(xiàn)與重要應(yīng)用的說(shuō)明，讓考官目瞪口呆。據(jù)說(shuō)，七哥贏了，這之后，七哥便被那家公司錄用了，一路牛逼，到了今天，證明了自己，取得了很大的成績(jī)。 二、什么是邊沿檢測(cè) 所謂邊沿檢測(cè)，就是檢測(cè)輸入信號(hào)，或者FPGA內(nèi)部邏輯信號(hào)的跳變，即上升沿或者下降沿的檢測(cè)。這在FPGA電路設(shè)計(jì)中相當(dāng)?shù)膹V泛，幾乎我每一個(gè)稍微完善的工程都會(huì)應(yīng)用到這個(gè)思想;后續(xù)章節(jié)的講解，也不少這個(gè)思維的應(yīng)用。 以下是七哥當(dāng)年用決定自己工作的一張圖，Bingo在Quartus II Block中用邏輯門畫了出來(lái)： 如上圖5個(gè)信號(hào)： 正常工作，沒(méi)有復(fù)位的情況下，工作流程如下： (1)D觸發(fā)器經(jīng)過(guò)時(shí)鐘clk的觸發(fā)，輸出trigger信號(hào)，保存了t0時(shí)刻的信號(hào)。 (2)同時(shí)由trigger通過(guò)非門輸出信號(hào)，保留了當(dāng)前時(shí)刻t1的觸發(fā)信號(hào) (3)經(jīng)過(guò)與門輸出信號(hào)pos_edge，neg_edge a) 只有t0時(shí)刻為高，且t1時(shí)候?yàn)榈偷臅r(shí)候，與門輸出高，此時(shí)為下降沿。 b) 只有to時(shí)候?yàn)榈停襱1時(shí)候?yàn)楦叩臅r(shí)候，與門輸出高，此時(shí)為上升沿。 當(dāng)然，在復(fù)位的時(shí)刻，DFF被復(fù)位，無(wú)法檢測(cè)觸發(fā)信號(hào)。 三、實(shí)現(xiàn)邊沿檢測(cè)的最優(yōu)化 1. Block或Verilog實(shí)現(xiàn) 一般為了防止觸發(fā)信號(hào)的波動(dòng)，加幾級(jí)觸發(fā)器，消除抖動(dòng)，使得信號(hào)更穩(wěn)定。 此例程中，相對(duì)于上圖多了觸發(fā)器。其用觸發(fā)器對(duì)信號(hào)打慢兩拍，使得觸發(fā)信號(hào)然后在進(jìn)行相關(guān)的處理;再來(lái)檢測(cè)邊沿的上升沿，下降沿。 (1)用Block畫圖實(shí)現(xiàn) (2)用verilog代碼實(shí)現(xiàn) edge_tech_design.v代碼如下所示： [color=]/***************************************************** [color=] * Module Name : edge_tech_design.v [color=] * Engineer : Crazy Bingo [color=] * Target Device : EP2C8Q208C8 [color=] * Tool versions : Quartus II 11.0 [color=] * Create Date : 2011-6-25 [color=] * Revision : v1.0 [color=] * Description : [color=] *****************************************************/ [color=] module edge_tech_design [color=] ( [color=] input clk, [color=] input rst_n, [color=] input trigger, [color=] output pos_edge, [color=] output neg_edge [color=] ); [color=] //Capture the rising_endge & falling_edge [color=] reg trigger_r0,trigger_r1,trigger_r2; [color=] always@(posedge clk or negedge rst_n) [color=] begin [color=] if(!rst_n) [color=] begin trigger_r0 trigger_r1 trigger_r2 [color=] end [color=] else [color=] begin trigger_r0 trigger_r1 trigger_r2 [color=] end [color=] end [color=] assign pos_edge = trigger_r1 & ~trigger_r2; [color=] assign neg_edge = ~trigger_r1 & trigger_r2; [color=] endmodule 編譯后，分析Quartus II RTL圖，如下所示，與Bingo在Block用邏輯門設(shè)計(jì)的一樣，說(shuō)明了代碼的正確性。 (3)Modelsim-Altera仿真圖如下所示，在上升沿(下降沿)到來(lái)的時(shí)候，時(shí)序能夠及時(shí)準(zhǔn)確的檢測(cè)到。 2. 邊沿檢測(cè)應(yīng)用 邊沿檢測(cè)技術(shù)在項(xiàng)目應(yīng)用中，非常低廣泛。如要有效捕獲信號(hào)跳變沿，邊沿檢測(cè)技術(shù)的應(yīng)用是必不可少的。Bingo大致歸納了一下，有如下幾個(gè)方面 (1)將時(shí)鐘邊沿使能轉(zhuǎn)換為邊沿檢測(cè)使能，使時(shí)鐘同步化。 (2)捕獲信號(hào)的突變(UART，SPI等信號(hào)使能突變) (3)邏輯分析儀中信號(hào)的邊沿檢測(cè)。 3. 實(shí)現(xiàn)指標(biāo)及存在缺陷 沒(méi)有十全十美的東西，也沒(méi)有十全十美的電路、代碼;本章節(jié)中所介紹的邊沿檢測(cè)技術(shù)亦如此。有如下缺陷： (1)增大CLK信號(hào)可以增強(qiáng)邊沿檢測(cè)的效率，但不能濾去跳變的雜波。 (2)減少CLK可以有效濾去跳變的雜波，但不能及時(shí)檢測(cè)到邊沿跳變。 (3)增加DFF能更好的濾除雜波，寄存信號(hào)，但同時(shí)檢測(cè)延時(shí)大。 |
