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隨著社會(huì)的發(fā)展,無(wú)線通信已成為日益重要的信息傳遞方式.伴隨著深亞微米CMOS工藝的成熟,采用藍(lán)牙技術(shù)接收發(fā)送射頻電路已可實(shí)現(xiàn)單片集成.然而,一個(gè)好的射頻接收發(fā)送芯片必須有盡可能低的成本和優(yōu)良的性能,后者通常需要通過(guò)合適的測(cè)試方法來(lái)檢測(cè)和保證.在傳統(tǒng)的設(shè)計(jì)流程中,往往在芯片設(shè)計(jì)接近尾聲的時(shí)候才會(huì)考慮到可測(cè)性設(shè)計(jì).再加上射頻電路本身難以測(cè)試的特點(diǎn),不佳的可測(cè)性設(shè)計(jì)不但會(huì)大大增加后期芯片測(cè)試驗(yàn)證的難度,還會(huì)使得芯片的整體制作成本顯著升高.為了能有效控制測(cè)試成本,必須在設(shè)計(jì)開(kāi)始階段就考慮系統(tǒng)的可測(cè)性,甚至在確定系統(tǒng)架構(gòu)和規(guī)范之前,就應(yīng)將各種可測(cè)性問(wèn)題、測(cè)試設(shè)備的成本以及測(cè)試所需要的時(shí)間考慮在內(nèi).通過(guò)對(duì)系統(tǒng)架構(gòu)和規(guī)范的調(diào)整,合理的可測(cè)性設(shè)計(jì)可以?xún)?nèi)嵌于系統(tǒng)之中,這樣不僅可以有效控制因測(cè)試而導(dǎo)致的硬件成本增加,而且還大大提升了芯片的可測(cè)性. 本文介紹了一種基于藍(lán)牙射頻電路可測(cè)試性設(shè)計(jì)的8位逐次逼近型ADC,該電路結(jié)構(gòu)簡(jiǎn)單緊湊,功耗較低,專(zhuān)門(mén)針對(duì)將可測(cè)性設(shè)計(jì)嵌入系統(tǒng)架構(gòu)而設(shè)計(jì).通過(guò)ADC可以方便地檢測(cè)藍(lán)牙電路中各模塊的直流工作點(diǎn),在輸入中加以簡(jiǎn)單的激勵(lì)信號(hào),還可以對(duì)部分模塊的性能參數(shù)予以檢測(cè).該方法使得芯片的可測(cè)性問(wèn)題變得易于實(shí)現(xiàn),并且只是有限地增加了芯片的整體硬件成本. ADC的體系結(jié)構(gòu) 針對(duì)可測(cè)性的設(shè)計(jì),本文中的ADC體系結(jié)構(gòu)示意圖如圖1所示. 圖1ADC體系結(jié)構(gòu) 整個(gè)電路工作原理比較簡(jiǎn)單:由數(shù)字電路組成的逐次逼近寄存器和控制電路將DAC每位依次置1”,DAC的輸出值與輸入模擬電壓通過(guò)比較器進(jìn)行比較,并確定“1”是否保留.當(dāng)8位完全確定后,就可以得到一個(gè)最逼近輸入模擬電壓的數(shù)字值.與傳統(tǒng)的逐次逼近型ADC的不同之處在于,為了能對(duì)多路信號(hào)進(jìn)行測(cè)試,用一個(gè)十六選一的選擇器代替原本的采樣保持電路,在系統(tǒng)SCI總線控制下,可以選擇不同通道的信號(hào)進(jìn)行測(cè)試. rail-to-rail輸入比較器和R-2R網(wǎng)絡(luò)DAC的設(shè)計(jì) 比較器設(shè)計(jì) 由于測(cè)試信號(hào)本身幅度的關(guān)系,ADC的動(dòng)態(tài)輸入范圍必須在0～3.3V,為此,在本設(shè)計(jì)中對(duì)比較器采用了rail-to-rail的輸入設(shè)計(jì).圖2是比較器的電路圖. 圖2rail-to-rail輸入比較器 該比較器電路由22個(gè)MOS晶體管構(gòu)成.電路采用折疊對(duì)稱(chēng)結(jié)構(gòu),P9、N12作為開(kāi)關(guān)控制電路的偏置電流.對(duì)于PMOS差分對(duì),其共模輸入范圍VCM可表示為: 式中VCM為共模輸入電平,VDD為電源電壓,Vdsat為差分輸入級(jí)中源漏飽和壓降,Vgsp為PMOS輸入管的柵源電壓.同理,對(duì)于NMOS差分對(duì),其共模輸入范圍可表示為: 式中Vgsn為NMOS輸入管的柵源電壓.將上述PMOS和NMOS差分對(duì)并聯(lián)起來(lái),則整個(gè)電路的共模輸入范圍可寫(xiě)成: 從而實(shí)現(xiàn)了輸入級(jí)的rail-to-rail,工作電壓的最小值為: 當(dāng)共模輸入電平接近VDD或0時(shí),只有NMOS或PMOS差分輸入對(duì)處于放大狀態(tài);當(dāng)共模輸入電平處于中間狀態(tài)時(shí),PMOS和NMOS差分對(duì)都處于放大狀態(tài).因此,比較器的增益可以表示成: N管和P管跨導(dǎo)的疊加,可以大大提高增益,從而使得比較器的精度也顯著提高.但是當(dāng)共模輸入電平從0到VDD變化時(shí),總的等效跨導(dǎo)gmeff變化很大,會(huì)使電路的單位增益帶寬受到一定影響. 比較器的分辨率還與差分輸入對(duì)的失調(diào)電壓有很大關(guān)系,在現(xiàn)在的CMOS工藝中,一般為幾～幾十毫伏,這會(huì)嚴(yán)重影響比較器的精度.一般失調(diào)可分為系統(tǒng)失調(diào)和隨機(jī)失調(diào),前者可以通過(guò)采用合適的結(jié)構(gòu)來(lái)消除;后者由于受工藝條件限制,往往較難避免.以N管差分對(duì)為例,隨機(jī)失調(diào)可近似表示如下: 通常人們使用數(shù)字校正,自動(dòng)補(bǔ)償?shù)确椒▉?lái)減少失調(diào),但這樣會(huì)引入額外的硬件消耗和功耗.為了降低成本,便于實(shí)現(xiàn),本設(shè)計(jì)主要通過(guò)對(duì)管子的優(yōu)化設(shè)計(jì)來(lái)減少隨機(jī)失調(diào).在式(6)中(VGS-VT)n、(VGS-VT)p分別為N管和P管的有效偏置,ΔVTn、Δβn和ΔβP都跟√WL成反比.顯然采用較大的管子面積,較小的輸入管(VGS-VT)和較大的負(fù)載管(VGS-VT)可以有效減少失調(diào).因此,在設(shè)計(jì)中,差分輸入對(duì)都取了較大的尺寸,并通過(guò)設(shè)置合適的工作點(diǎn),使得輸入管的(VGS-VT)保持在0.2V左右. 在版圖設(shè)計(jì)時(shí),則采用幾何共中心的交叉結(jié)構(gòu),使得差分輸入對(duì)盡可能對(duì)稱(chēng),并且添加了Dummy管,使管子的周邊環(huán)境保持相同.此外,在比較器的輸出端還增加了兩個(gè)反向器,使得高低電平分別趨向于VDD和0仿真結(jié)果顯示,僅用一級(jí)放大的比較器增益可達(dá)52dB,最小分辨率達(dá)4mV,足以滿(mǎn)足藍(lán)牙射頻電路可測(cè)性設(shè)計(jì)的要求. DAC設(shè)計(jì) 為了使電路盡可能的簡(jiǎn)單,本設(shè)計(jì)中DAC采用經(jīng)典的R-2R梯形網(wǎng)絡(luò)結(jié)構(gòu).由于整個(gè)ADC內(nèi)嵌入藍(lán)牙接收發(fā)送系統(tǒng),電路的參考電壓可由公共通道中的帶隙基準(zhǔn)源統(tǒng)一提供,這樣既減少了ADC的功耗,又保證了精度.R-2R網(wǎng)絡(luò)的最大缺點(diǎn)是由于工藝制作中存在的偏差,諸如雜質(zhì)擴(kuò)散,溫度漂移等問(wèn)題會(huì)使得電阻的阻值產(chǎn)生一定誤差.通常多晶硅電阻可以做到較為精確,但由于在本工藝中該方塊電阻只有2歐姆左右,會(huì)使得面積太大.而阱電阻雖然方塊電阻很大,但精度較差.因此,在考慮面積和性能折衷的情況下,我們選用受工藝因素影響相對(duì)較小的P型擴(kuò)散電阻,其方塊電阻為153歐姆。單位電阻條寬取為5μm.該電阻受擴(kuò)散腐蝕引起的誤差可由下式計(jì)算: 式中etch,vc1和vc2都是工藝提供的參數(shù).通過(guò)計(jì)算可知由工藝產(chǎn)生的電阻值絕對(duì)誤差雖然有15%左右,但相對(duì)1μm或2μm的工藝,采用TSMC0.35μm的工藝,在5μm條寬的情況下,可以將相對(duì)誤差做到±0.4%以?xún)?nèi).同時(shí),在版圖設(shè)計(jì)時(shí)采用單位電阻及增加Dummy填充電阻的方法,可以有效地提高R-2R網(wǎng)絡(luò)中電阻的匹配性,從而滿(mǎn)足8位的精度要求. ADC在藍(lán)牙射頻電路中的可測(cè)性應(yīng)用 測(cè)試芯片是否符合設(shè)計(jì)規(guī)范有兩種方法:即基于構(gòu)成系統(tǒng)的獨(dú)立模塊級(jí)的測(cè)試和系統(tǒng)級(jí)的測(cè)試.本設(shè)計(jì)綜合兩者優(yōu)點(diǎn),將測(cè)試內(nèi)嵌于接發(fā)器架構(gòu)中,通過(guò)一個(gè)結(jié)構(gòu)簡(jiǎn)單,實(shí)現(xiàn)容易的ADC,就可完成芯片部分功能的測(cè)試. ADC的應(yīng)用有兩方面:第一用于檢測(cè)各模塊的直流工作點(diǎn).在電路工作時(shí),高頻信號(hào)的干擾及其他因素會(huì)影響帶隙基準(zhǔn)源的準(zhǔn)確性.一旦偏置電壓或偏置電流不準(zhǔn),會(huì)直接導(dǎo)致各模塊不能正常工作.通過(guò)ADC的多通道就能直接檢測(cè)各模塊的直流工作點(diǎn).第二用于測(cè)試一些在高頻情況下無(wú)法直接測(cè)得的性能參數(shù),如信號(hào)幅度、噪聲等.通過(guò)輸入簡(jiǎn)單的激勵(lì)信號(hào),可以將被測(cè)參數(shù)轉(zhuǎn)為直流電平,經(jīng)模數(shù)轉(zhuǎn)化后就可方便讀出.例如可以用ADC檢測(cè)藍(lán)牙射頻接收通道中的帶通濾波器是否符合圖3所示的藍(lán)牙協(xié)議定義的濾波器的部分指標(biāo).將圖中特殊點(diǎn)的信號(hào)幅度用直流電平表示,通過(guò)ADC的模數(shù)轉(zhuǎn)換,就可以方便地觀測(cè)到不同點(diǎn)的衰減是否符合要求.但是,在2MHz和3MHz頻率時(shí),信號(hào)幅度很小且很接近,給觀測(cè)帶來(lái)困難.這種情況可以通過(guò)調(diào)節(jié)自動(dòng)增益控制,適當(dāng)增加增益,使信號(hào)幅度增大且易于區(qū)分,但要求不能使ADC飽和. 圖3濾波器性能 測(cè)試結(jié)果 圖4是ADC的芯片照片,該芯片由0.35μm標(biāo)準(zhǔn)CMOS工藝制造,芯片面積是0.5mm×0.3mm. 圖4ADC芯片照片 表1給出了藍(lán)牙射頻電路中帶隙基準(zhǔn)源,帶通濾波器以及低噪放的理想直流工作電壓與經(jīng)ADC測(cè)試到的值,從中可以看到ADC的精度基本達(dá)到要求.表2給出了ADC的總體性能指標(biāo). 結(jié)論 本文設(shè)計(jì)了基于藍(lán)牙射頻電路可測(cè)性設(shè)計(jì)的8位逐次逼近型ADC.芯片測(cè)試結(jié)果顯示,在3.3V工作電壓下,ADC的分辨率可達(dá)7位.在設(shè)計(jì)中,輸入級(jí)采用rail-to-rail結(jié)構(gòu),利用PMOS差分對(duì)和NMOS差分對(duì)并聯(lián)的方法有效提高了電路的共模輸入范圍.通過(guò)對(duì)比較器電路和版圖的優(yōu)化設(shè)計(jì)使失調(diào)影響減到最小,大大提高了精度.針對(duì)可測(cè)性設(shè)計(jì)的要求,整個(gè)電路結(jié)構(gòu)簡(jiǎn)單,易于實(shí)現(xiàn),與同種功能ADC相比,芯片面積較小,僅0.5mm×0.3mm,功耗也較低.該ADC可以方便地內(nèi)嵌入藍(lán)牙射頻電路的體系結(jié)構(gòu)中,以用于檢測(cè)各模塊電路的部分功能與性能,這樣的可測(cè)性設(shè)計(jì),在使射頻電路變得易于測(cè)試的同時(shí),也大大減少了測(cè)試成本.由于在版圖設(shè)計(jì)中較好地采用了隔離技術(shù),電路在2.4GHz的高頻環(huán)境下正常工作,表現(xiàn)出了良好的抗干擾能力.另一方面,測(cè)試結(jié)果顯示ADC實(shí)際精度為7位,第8位在測(cè)試時(shí)跳動(dòng)不確定,造成該結(jié)果的原因可能是由于參考電壓對(duì)地有一定波動(dòng)并且比較器的輸入存在失調(diào).在今后的工作中,將采用比較器的輸入失調(diào)電壓補(bǔ)償?shù)燃夹g(shù),使得電路和版圖進(jìn)一步優(yōu)化,從而使結(jié)果更理想.同時(shí),怎樣更好地利用ADC進(jìn)行藍(lán)牙射頻電路的可測(cè)性研究也將成為下一步研究的工作. |
