|
1 ADC08D1000的結構 ADC08D1000是NS(National Semiconductor，國家半導體)公司于2005年推出的雙通道低功耗的高速8位A／D轉換器，其最高單通道采樣頻率達1.3 GHz，全功率帶寬(FPBW)為1.7 GHz，在500 MHz標準信號輸入的情況下可以獲得7.4位的有效采樣位數。整個A／D轉換器用單電源1.9 V供電，內帶高質量參考源和高性能采樣保持電路，每個通道均為差分輸入，采樣范圍可選為650 mV或870 mV(峰-峰值)。在高速數／模轉換系統中，有兩大難點：一個是數／模轉換器輸出信號的完整性，另一個是輸出信號的速度太高。這兩個難點在ADC08D1000上都得到了比較好的解決。 為了提高數字輸出信號的完整性，降低電源功耗，該A／D轉換器采用了低電壓差分傳輸(LVDS)技術來傳送高速數／模轉換器的輸出信號，接收端電壓的擺幅極小，僅有350 mV，這樣就可以用更短的翻轉時間，使傳輸信號的頻率進一步提高。雖然電壓擺幅很小，但由于是差分信號，只要電路走線得當，就可以極大地抑制共模噪聲，得到比TTL／CMOS電平傳輸更好的抗干擾效果和更低的輻射噪聲。 為了降低輸出信號的速度，該A／D轉換器采取了增加輸出信號帶寬，降低輸出信號速度的做法。為了實現這種做法，在數／模轉換器內部有一個2路分配器(DE-MUX)，將2個采樣點的數據分配到2個8位總線上，然后每2個采樣周期輸出1次16位數據。由于采用了這種辦法，數據傳輸率會降低一半，但每次接收的數據位數會增加1倍。以1 GHz的采樣率為例，模／數轉換器的輸出不再是以1 GHz的速率輸出8位數據，而是以500 MHz的速度輸出16位的數據。此外，該A／D轉換器還提供了雙倍數據傳輸率(DDR)技術，可以利用時鐘的上升及下降沿將數據送至輸出端，這樣可以進一步降低傳輸的時鐘頻率。在本系統設計中，對于與A／D轉換器接口比較高端的FPGA，其LVDS接收器能夠接收500 MHz的時鐘頻率，所以未采用DDR方式；對于一些低端的FPGA，最好采用DDR方式。 ADC08D1000結構框圖如圖1所示。 2 硬件電路設計 2.1 A／D轉換器外圍電路設計 A／D轉換器的外圍電路設計如圖2所示。 該A／D轉換器的模擬信號輸入(包括采樣時沖和2路采樣信號)，最好采用差分輸入而不是單端輸入，這對最后的性能影響很大。如果被采樣的信號經過前端的濾波和放大(限幅)電路，最后進入采集系統的是單端信號，這時可以將單端信號變成差分信號。為了將單端信號變成差分信號，設計中采用了BALUN(非平衡變壓器，型號是ETC1-1-13)，如圖3所示，其工作范圍是4.5～3000MHz，傳輸比是1：1。電路如圖4所示，5腳是BALUN輸入，1腳是輸出正端，3腳是輸出負端，分別將差分信號接到A／D轉換器對應的差分輸入端。由于ADC08D1000的差分輸入阻抗是100 ，所以在BALUN的差分輸出上接了100 的電阻，將BALUN的輸出阻抗轉換為50 的差分阻抗。 該A／D轉換器的控制接口有兩種：一種是將相應的控制引腳接固定電平的簡單控制，在這種模式下不能使用時鐘雙邊沿送數；另一種是基于SPI口的復雜控制，可以在這種控制模式下使用該A／D轉換器的所有功能。兩種控制的接口電路都比較常見。值得一提的是，這塊A／D轉換器可以對其模擬接口的輸入阻抗進行校正，使偏移誤差、增益誤差和線性誤差被降至最低。方法是在REXT腳上串聯一個3.3 k 的電阻到地，在校正時，REXT腳對地電阻的1／33將被用作輸入阻抗，所以對這個電阻的精度要求很高，可以考慮用精度0.1％的精密電阻。(精度最好不要低于1％)。 2.2 與FPGA數據接口電路 A／D轉換器的數據輸出是用的34對LVDS線進行傳輸，其中有2個16位的數據通道、1個輸出數據鎖存時鐘和1個溢出標志(這個溢出標志在2個通道的任何一個采集數據超出范圍時有效。) LVDS的部分電平標準在ANSI／TIA／EIA-644中規定如表1所列。 在ADC08D1000中，表中列出的3個參數都與該協議兼容，參數的解釋如圖5所示。LVDS的驅動器和接收器都不依賴于特殊的電源電壓(如5 V)， 因此，LVDS很容易移至低供電電壓(如3.3 V或2.5 V)。 對高速LVDS的電路設計和電路板走線來說，有兩個方面的問題必須引起高度重視：一個是接收端與走線的阻抗匹配問題；另一個就是相同差分對走線必須緊密耦合，不同差分對之間的走線長度要一致。 就第一個問題而言，LVDS的驅動器輸出是一個驅動差分線對的電流源，而接收器具有高直流輸入阻抗，因此，需要在靠近接收器的地方有一個負載將電流轉換成電壓。在協議上規定，接收端需要有100 的差分負載，所以在電路上需要在差分線對之間接一個100 的電阻。LVDS的標準電流是3.5 mA，可以在負載上產生350 mV的電壓，驅動器的切換會改變流經電阻的電流方向，這樣在接收端就可以產生有效的“1”和“0”電平。然而，在高速信號傳輸過程中，傳輸線的特性阻抗是比較大的，這就需要在上述的100 電阻和傳輸線之間進行匹配。在協議中建議采用差分微帶線(microstrip)或者差分帶狀線(strip-line)來設計LVDS走線。如圖6所示，無論是微帶線還是帶狀線，都需要一個以上完整的等電勢面(通常選地平面)，所以至少需要4層以上的PCB。在本系統中，由于FPGA是484腳的FBGA封裝，所以采用了8層板，LVDS走線采用的是差分微帶線。差分微帶線的特性阻抗需要設計為ZDIFF=100 ，公式為： 其中式中：ZDIFF和Z0的單位為Ω。 式中的ω、s、h、t如圖6所示，其單位需要保持一致；εγ是電路板材料的介電常數，根據不同的電路板材料。有不同的介電常數。因為LVDS上的數據速率只有500 Mbps(不是很高)，所以在本設計中選擇的是最常用的FR-4材料(俗稱“玻纖板”)。玻纖板的介電常數是4.1～5.3。如果速度超過1 Gbps，那么最好使用更小介電常數的材料(如GETEK，介電常數為3.8～3.9)。公式中其他參數的設計需要根據制板廠家的工藝尺寸來確定。本設計中，ω、s、h均為4 mil(目前國內已經能達到的工藝，1000 mil=25.4 mm)，t忽略。由于在本設計中微帶線只是在頂層走線，所以頂層和第2層的距離是h。 在第二個問題，相同差分對間走線的耦合上，由于器件的引腳間距和過孔尺寸問題，要實現差分走線的任何地方都是4 mil是很困難的，只能盡量縮短非緊耦合線路的長度，具體處理方法可以參見圖7和圖8的走線方式。注意，差分對間的間距至少要大于3倍差分對的寬度，因為差分對線的干擾在近距離的地方還是比較強的。對于高速信號，電路板線上的延時是不能忽略不計的，這個延時與差分對線的ω、s、h、εγ相關，還與走線長度成正比。因為在設計差分對走線時，對ω、s、h、εγ均統一設置了，所以一般只與走線長度相關。在本設計中，將差分對線的長度定為4 120 mil～4 180 mil，走線長度和容限可以根據具體電路板的布局進行調整，但是容限最好不要超過100mil；否則，在接收的時候可能因為數據的相位相差過大而采集不到正確的數據。 本系統選擇的FPGA(Stratix II，EP2S60)上，有足夠的LVDS接收腳，還有LVDS接收器和解串器，就沒有必要去選擇額外的LVDS接收器件；但是，對一些低端的FPGA來說，LVDS接收腳不足或者沒有，這時必須選擇外部的LVDS接收器。在選擇接收器件時要注意的是，接收端的100 電阻是器件內部提供還是需要外接。本設計選擇的FPGA上的LVDS接收器已經帶有這個電阻了，但是LVDS時鐘接口上沒有提供這個電阻，所以在圖8上只有LVDS時鐘接收端可以看到電阻。 2.3 A／D轉換器的電源設計 由于ADC08D1000是低功耗的，在雙通道1 GHz的采樣頻率下，消耗的電流不到1 A，功率不到1.8 W，所以電源就比較好設計。電源方案用常見的DC-DC加LDO就可以了，又因為電流不大，所以LDO的選擇范圍比較大。芯片的模擬部分和數字部分的供電可以用電感隔開，如圖9所示。注意，流過電感的最大電流不要超出所用電感的承受能力。 在電源的設計中，還有一個問題要特別注意，那就是在LDO上電的瞬間會產生電壓尖峰(voltage spike)。這個尖峰的產生是由于上電瞬間，負載芯片只吸取很低的電流，會造成電壓瞬間出現一個高峰，對于ADC08D1000和許多其他電源敏感器件，這個電壓尖峰不僅會縮短器件壽命，還可能直接損害器件。對于ADC08D1000，任何模擬引腳上的輸入不能超過標稱電源范圍150 mV，否則有可能損壞器件。解決的辦法是在LDO的輸出端并聯一個100 的電阻，以提供一個恒定的最小負載，如圖10所示。 2.4 采樣時鐘的要求及對性能的影響 本設計沒有將采樣時鐘設計在采集系統中，而需要由外部提供一個比較穩定的時鐘源。時鐘電路是高速數據轉換系統最重要的子系統之一，因為時鐘信號能否準確定時會直接影響模／數轉換器的動態性能。為了減小其影響，模／數轉換器時鐘電路的定時抖動或者相位噪聲必須極低。若外部提供的時鐘源沒有將這個因素加以考慮，那么整個系統的性能可能會不如想象的完美。但實際上，時鐘沿總是不斷出現在不同時間內。正因為時間的不確定性，取樣后波形的信噪比會受到數據轉換過程的影響。只要因為抖動產生的噪聲不超過量化噪聲(1／2 LSB)最大的時鐘抖動容限時間就能適應任何抖動源，其數值Tj(rms)可用以下公式計算出來： 在該公式中，VINFSR是A／D轉換器的最大輸入量程，VIN(P-P)是實際的輸入被采樣波形的電平幅度，N是轉換器的分辨率，fin是輸入信號的頻率。當采用低通采樣(即輸入頻率不超過奈奎斯特率)時，1 Gsps的采樣率的最高輸入頻率不超過500 MHz，再假設是滿量程輸入，則總拌動容限時間要求為： 這個值是外部時鐘源的抖動和A／D轉換器器件的采樣保持電路(SHA)的孔徑抖動(Aperture Jitter，Taj)的均方值。ADC08D1000的孔徑抖動的典型值為0.4 ps，所以外部時鐘源的抖動容限時間要求為： 在設計外部振蕩器時，其性能參數要符合抖動的要求。因為與基本頻率并存的其他頻率也發揮極其重要的作用，所以必須確�；绢l率能量不會在頻譜范圍內過寬，且有比較低的雜散信號。 結 語 本文詳細介紹了一種基于高速轉換芯片ADC08D1000的采集系統的設計和實現，對設計中的一些關鍵性問題給予了解決方案和詳細的分析。在超高速數據轉換系統的設計中，需要面對很多的挑戰。這類轉換系統是真正的混合信號系統，必須小心考量所有子電路的伉缺點，才能確保模／數轉換器充分發揮其強勁的性能。 |
