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1 引言 FPGA從實(shí)現(xiàn)粘合邏輯逐步發(fā)展成為設(shè)計(jì)平臺(tái)的核心，在電子、通信以及航空航天等領(lǐng)域得到了廣泛應(yīng)用。本人最近實(shí)現(xiàn)的中頻軟件無(wú)線電硬件平臺(tái)，就以FPGA為核心，實(shí)現(xiàn)上變頻、下變頻等中頻數(shù)字信號(hào)處理，并且構(gòu)成A/D/A、DSP和ARM模塊之間的通信中心。這種以FPGA為核心的架構(gòu)使得硬件平臺(tái)結(jié)構(gòu)靈活，具有可重構(gòu)性，為軟件無(wú)線電的各種算法分配方案提供了有力支撐。 除了和TMS320C6416之間的數(shù)據(jù)流采用EMIF接口外，F(xiàn)PGA的其它接口均采用UART。為了軟件開(kāi)發(fā)和移植的便利，UART設(shè)計(jì)要做到兼容ST16C550的功能。穩(wěn)定可靠則是作為軟件無(wú)線電硬件平臺(tái)關(guān)鍵接口的基本要求。考慮到嵌入式系統(tǒng)的特點(diǎn)，在設(shè)計(jì)中應(yīng)盡量降低功耗。本文圍繞這些目標(biāo)，介紹了在UART實(shí)用化設(shè)計(jì)中所遇到的一些重要問(wèn)題、解決方案以及最終結(jié)果。 2 UART及ST16C550概述 UART是廣泛使用的串行數(shù)據(jù)傳輸協(xié)議，它在收發(fā)分離的串行鏈路上進(jìn)行全雙工異步通信。發(fā)送過(guò)程接收來(lái)自數(shù)據(jù)總線上的并行數(shù)據(jù)，按照低位序方式并串轉(zhuǎn)換，然后根據(jù)控制寄存器的設(shè)置生成串行數(shù)據(jù)流；相應(yīng)的，接收過(guò)程把串行數(shù)據(jù)流轉(zhuǎn)換成并行數(shù)據(jù)，產(chǎn)生中斷以及狀態(tài)信息，并對(duì)數(shù)據(jù)傳輸過(guò)程中的異常進(jìn)行處理。 ST16C550是廣泛使用的一款UART接口芯片，是NS16C550的改進(jìn)版本。它收發(fā)均帶有16字節(jié)的FIFO，可以通過(guò)設(shè)定波特率設(shè)置寄存器來(lái)進(jìn)行收發(fā)時(shí)鐘的分頻控制，傳輸速率從50bps到1.5Mbps。具體內(nèi)容可參見(jiàn)數(shù)據(jù)手冊(cè)。 3 實(shí)用化設(shè)計(jì)的主要問(wèn)題和解決方案 3.1 框架設(shè)計(jì) 根據(jù)UART的功能和數(shù)據(jù)流特點(diǎn)，系統(tǒng)劃分為5個(gè)模塊：時(shí)鐘生成模塊，完成時(shí)鐘分頻和時(shí)鐘分配；界面模塊，完成UART其它模塊和數(shù)據(jù)總線的交互；發(fā)送模塊，緩沖接收到的數(shù)據(jù)并按照設(shè)置生成串行信號(hào)；接收模塊，按照設(shè)置將接收信號(hào)串并變換并將數(shù)據(jù)送到FIFO中；Modem模塊完成與Modem信息交互和控制，功能相對(duì)簡(jiǎn)單獨(dú)立。 3.2 時(shí)鐘域的劃分 在同步電路設(shè)計(jì)中，減小時(shí)鐘數(shù)量可簡(jiǎn)化設(shè)計(jì)，提高系統(tǒng)的穩(wěn)定性。不相關(guān)的時(shí)鐘域之間的數(shù)據(jù)傳遞不可避免的存在亞穩(wěn)態(tài)問(wèn)題，帶來(lái)穩(wěn)定性能的下降。時(shí)鐘速率與功耗呈線性關(guān)系，當(dāng)工藝一定時(shí)，低功耗設(shè)計(jì)要求我們降低時(shí)鐘頻率和信號(hào)翻轉(zhuǎn)次數(shù)。下面從這些設(shè)計(jì)策略和通信效率來(lái)分析不同時(shí)鐘域劃分方案。 方案一：低速時(shí)鐘方案。首先根據(jù)控制寄存器的設(shè)置對(duì)外部提供的時(shí)鐘進(jìn)行分頻，生成全局唯一的時(shí)鐘。這種方案的優(yōu)點(diǎn)是系統(tǒng)實(shí)現(xiàn)簡(jiǎn)單、面積最小、功耗最低。缺點(diǎn)也很明顯，CPU時(shí)鐘遠(yuǎn)遠(yuǎn)高于芯片的工作時(shí)鐘，與UART傳遞數(shù)據(jù)時(shí)將占用CPU過(guò)多的時(shí)間。 方案二：高速時(shí)鐘方案。系統(tǒng)直接采用外部提供的時(shí)鐘為唯一時(shí)鐘，根據(jù)控制寄存器的設(shè)置生成收發(fā)模塊的同步時(shí)鐘使能信號(hào)，來(lái)達(dá)到分頻的目的。這種方案全局只有一個(gè)時(shí)鐘，設(shè)計(jì)簡(jiǎn)單。唯一缺點(diǎn)是功耗較大。 在實(shí)際設(shè)計(jì)中，綜合考慮效率和功耗的要求，采用了兩個(gè)關(guān)聯(lián)時(shí)鐘的方案。與CPU的接口界面直接采用外部提供的最高時(shí)鐘信號(hào)，而其它模塊采用由波特率設(shè)置寄存器控制的分頻時(shí)鐘。這樣在系統(tǒng)中存在兩個(gè)關(guān)聯(lián)的時(shí)鐘域，設(shè)計(jì)時(shí)需要對(duì)兩個(gè)時(shí)鐘域邊界的邏輯進(jìn)行分析和處理。 3.3 時(shí)鐘分頻 同步數(shù)字電路設(shè)計(jì)中,時(shí)鐘是整個(gè)電路中最重要的信號(hào)。時(shí)鐘信號(hào)上的毛刺會(huì)引起系統(tǒng)的邏輯混亂，大規(guī)模的數(shù)字芯片還對(duì)時(shí)鐘歪斜(Clock skew)和負(fù)載提出了要求。為了適應(yīng)這些需求，F(xiàn)PGA內(nèi)部一般設(shè)有數(shù)量不等的全局時(shí)鐘網(wǎng)絡(luò)。 使用同步計(jì)數(shù)器或狀態(tài)機(jī)進(jìn)行時(shí)鐘分頻是一種較好的方案。在設(shè)計(jì)中計(jì)數(shù)器或狀態(tài)機(jī)應(yīng)直接產(chǎn)生分頻時(shí)鐘信號(hào)，而不應(yīng)該對(duì)計(jì)數(shù)器或狀態(tài)機(jī)進(jìn)行譯碼來(lái)產(chǎn)生時(shí)鐘信號(hào)，因?yàn)樽g碼等組合邏輯可能給時(shí)鐘帶來(lái)毛刺，引起系統(tǒng)不穩(wěn)定。UART當(dāng)波特率設(shè)置寄存器為0或1時(shí)，時(shí)鐘信號(hào)不需要分頻，故分頻電路中使用了一個(gè)多路選擇器。 3.4 異步時(shí)鐘與亞穩(wěn)態(tài) UART使用獨(dú)立的時(shí)鐘信號(hào)，使得CPU與UART以及UART之間的信號(hào)都處在不同的時(shí)鐘域。為了減少時(shí)序上的沖突，跨時(shí)鐘域的數(shù)據(jù)傳遞首先需要同步處理。但由于時(shí)鐘頻率和相位的差異，就不可避免存在亞穩(wěn)態(tài)問(wèn)題。所謂亞穩(wěn)態(tài)，是指觸發(fā)器/鎖存器的輸入信號(hào)時(shí)序不能滿足設(shè)置時(shí)間和保持時(shí)間的要求，將有可能使得觸發(fā)器/鎖存器的輸出沒(méi)有正確的鎖定到邏輯0或邏輯1，處在一個(gè)未知的狀態(tài)，如滯留在中間狀態(tài)，或者震蕩。這里以SN74ABT7819的參數(shù)為例來(lái)分析亞穩(wěn)態(tài)、說(shuō)明提高系統(tǒng)穩(wěn)定性的方法。 亞穩(wěn)態(tài)滯留時(shí)間是隨機(jī)的，服從參量為?的負(fù)指數(shù)分布。T0表示器件進(jìn)入亞穩(wěn)態(tài)可能性的孔徑時(shí)間。SN74ABT7819在室溫、5V電壓時(shí)，t=0.30ns，T0=7ps，輸入信號(hào)建立時(shí)間TSU1=5ns，傳播延時(shí)TPD1=9ns，芯片內(nèi)部觸發(fā)器建立時(shí)間以及傳播延時(shí)約TPD2+TSU2=1.3ns。設(shè)定觸發(fā)器異步輸入信號(hào)邊沿頻率FD=10MHz，芯片工作頻率即觸發(fā)器時(shí)鐘FC=50MHZ。則每個(gè)接收外界輸入信號(hào)的觸發(fā)器平均失效時(shí)間MTBF（the Mean Time Between Failures）為： 系統(tǒng)中有多路并行信號(hào)跨越不同的時(shí)鐘域，這樣系統(tǒng)總的MTBF會(huì)很小，將以小時(shí)或分鐘計(jì)。可見(jiàn)單觸發(fā)器同步電路不能滿足穩(wěn)定性的要求。為了減小亞穩(wěn)態(tài)的影響，將亞穩(wěn)態(tài)控制在時(shí)鐘域邊界，可以采用傳統(tǒng)的握手通訊方式[4]或者雙觸發(fā)器同步電路，前一方案在通信速率較低時(shí)有效，后者則在實(shí)踐中廣泛使用，這里僅對(duì)后者進(jìn)一步說(shuō)明。三級(jí)觸發(fā)器同步電路一般是不必要的。 異步輸入經(jīng)過(guò)兩級(jí)觸發(fā)器同步生成同步輸出。即使第一個(gè)觸發(fā)器輸出存在亞穩(wěn)態(tài)，經(jīng)過(guò)一個(gè)時(shí)鐘周期后，第二個(gè)觸發(fā)器輸出仍處于亞穩(wěn)態(tài)的概率非常小，此電路的平均失效時(shí)間MTBF已經(jīng)是一個(gè)無(wú)限長(zhǎng)的時(shí)間： Xilinx未給出Virtex II系列的亞穩(wěn)態(tài)描述參數(shù)，它能工作在更高的時(shí)鐘頻率上，亞穩(wěn)態(tài)的參數(shù)會(huì)比SN74ABT7819優(yōu)秀。但以上分析和設(shè)計(jì)規(guī)則依然適用。 3.5 同步FIFO的設(shè)計(jì) 設(shè)計(jì)中根據(jù)收發(fā)模塊對(duì)狀態(tài)標(biāo)志要求的不同，分別進(jìn)行同步FIFO的設(shè)計(jì)以節(jié)約邏輯資源。其中，發(fā)送模塊的FIFO只需要全空/全滿標(biāo)志，采用地址相等不相等的比較邏輯和地址繞回指示位來(lái)產(chǎn)生。具體過(guò)程為：地址隨著相應(yīng)的操作遞增，寫指針由內(nèi)存的最后位置返回到初始位置時(shí)將地址繞回指示位置1，讀指針?lè)祷貢r(shí)則置0。因此，當(dāng)讀寫指針地址相同時(shí)，若地址繞回指示位為0，則讀寫指針經(jīng)歷了相同次數(shù)的循環(huán)移動(dòng)， FIFO處于空狀態(tài)(圖4a)；若地址繞回指示位為1，則寫指針比讀指針多循環(huán)一次，F(xiàn)IFO處于滿狀態(tài)。 接收模塊需要在FIFO中數(shù)據(jù)量達(dá)到一個(gè)設(shè)定的數(shù)值時(shí)產(chǎn)生一個(gè)中斷，由于設(shè)定的數(shù)值是任意的，這樣空/滿標(biāo)記的產(chǎn)生必須使用減法器，消耗的邏輯資源稍大。綜合后的邏輯資源使用情況也說(shuō)明了這點(diǎn)。 3.6 鎖存器的使用 使電路復(fù)雜化的常見(jiàn)原因之一是設(shè)計(jì)中存在許多不必要的鎖存器，使得電路復(fù)雜，工作速度降低，系統(tǒng)可靠性變差。綜合時(shí)應(yīng)該仔細(xì)檢查是否合理使用了鎖存器。由于UART接口的功能特點(diǎn)，設(shè)計(jì)中共使用了4個(gè)鎖存器，用來(lái)鎖存A(2:0)和CSn信號(hào)。當(dāng)UART和CPU總線處在同一個(gè)芯片中時(shí)，這些鎖存器可以用寄存器取代。 4 綜合結(jié)果 整個(gè)設(shè)計(jì)以VHDL語(yǔ)言來(lái)實(shí)現(xiàn)。在SYNOPSYS Design Compiler中使用LSI_10K庫(kù)，設(shè)定系統(tǒng)工作頻率為25MHz，其他使用預(yù)定的選項(xiàng)，綜合后最大路徑延時(shí)為10.66ns，預(yù)期工作頻率大于90MHz。資源使用情況如表1所示。 在XC2V1000-6芯片中，以Synplify為綜合工具，則使用了188個(gè)寄存器，占用了1%的邏輯資源。最大路徑延遲預(yù)期9.043ns，預(yù)期工作頻率110MHz。 5 仿真與驗(yàn)證 設(shè)計(jì)中對(duì)UART各模塊分別撰寫了相應(yīng)的測(cè)試程序，驗(yàn)證了各模塊的正確性。然后把這些模塊裝配在一起，在系統(tǒng)級(jí)上再進(jìn)行了接收、發(fā)送和中斷功能的門級(jí)驗(yàn)證。這種模塊化分層次的驗(yàn)證過(guò)程在調(diào)試中有效地縮小了查找錯(cuò)誤的范圍，提高了調(diào)試效率并保證了代碼的健壯性。 6 結(jié)束語(yǔ) 穩(wěn)定性和低功耗是嵌入式通信系統(tǒng)的重要設(shè)計(jì)目標(biāo)。實(shí)現(xiàn)需要的功能有時(shí)并不困難，難的是提高系統(tǒng)穩(wěn)定性和有效降低功耗。時(shí)鐘的規(guī)劃和亞穩(wěn)態(tài)的處理與這兩個(gè)目標(biāo)有著非常密切的關(guān)系，是實(shí)用化設(shè)計(jì)關(guān)注的重點(diǎn)之一。通過(guò)穩(wěn)定性、功耗與資源等方面的綜合考慮，該設(shè)計(jì)在所實(shí)現(xiàn)的軟件無(wú)線電硬件平臺(tái)上得到了成功應(yīng)用，達(dá)到了實(shí)用化設(shè)計(jì)的目標(biāo)。 |
