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1 引言 CCD(Charge Coupled Devices——電荷耦合器件)具有尺寸小、精度高、功耗低、壽命長及電子自掃描等優(yōu)點(diǎn)，在圖像傳感和非接觸測量領(lǐng)域得到廣泛的應(yīng)用。由于CCD的轉(zhuǎn)換效率、信噪比等光電特性只有在合適的時(shí)序驅(qū)動(dòng)下才能達(dá)到設(shè)計(jì)所規(guī)定的最佳值，輸出穩(wěn)定可靠的信號(hào)，因此，驅(qū)動(dòng)電路的設(shè)計(jì)也就成為其應(yīng)用中的關(guān)鍵問題之一。不同廠家、不同型號(hào)CCD器件的驅(qū)動(dòng)時(shí)序各不相同，使CCD的驅(qū)動(dòng)電路很難規(guī)范化和產(chǎn)品化。筆者設(shè)計(jì)的基于FPGA的驅(qū)動(dòng)電路是可再編程的，如果要改變驅(qū)動(dòng)電路的時(shí)序，增加或減少某些功能，只需對(duì)器件重新編程，在不改變?nèi)魏斡布那闆r下可實(shí)現(xiàn)驅(qū)動(dòng)電路的更新?lián)Q代。 2 CCD工作參數(shù)和時(shí)序分析 根據(jù)工程項(xiàng)目的技術(shù)要求，本系統(tǒng)選用日本TOSHIBA公司的TCDl208AP型電路作為傳感器。該器件具有優(yōu)良的光電特性，有2160個(gè)像元，其驅(qū)動(dòng)信號(hào)的時(shí)序如圖1所示。 由TCDl208AP的時(shí)序圖可以看出，TCDl208AP采用二相驅(qū)動(dòng)脈沖工作，時(shí)序脈沖驅(qū)動(dòng)電路提供4路工作脈沖，即光積分脈沖SH，電荷轉(zhuǎn)移脈沖φ1、φ2，輸出復(fù)位脈沖RS。系統(tǒng)提供的主時(shí)鐘頻率CLK為4 MHz，設(shè)定數(shù)據(jù)輸出頻率為1 MHz。TCDl208AP的典型最佳工作頻率為1MHz，該器件具有2160位有效像元，正常工作時(shí)要有52個(gè)虛設(shè)單元輸出(DUMMY 0UTPUTS)信號(hào)(含暗電流信號(hào))。因?yàn)樵撈骷嵌胁⑿袀鬏�，所以在一個(gè)周期內(nèi)至少要有1 106(2 212/2=1 106)個(gè)φ1脈沖，即TSH>1106Tφ1。另外，由時(shí)序圖可以看出，當(dāng)SH信號(hào)為高電平期間，CCD積累的信號(hào)電荷包通過轉(zhuǎn)移柵進(jìn)入移位寄存器，移位脈沖φ1、φ2要求保持一個(gè)高和低的電平狀態(tài)。 3 FPGA器件的選擇 根據(jù)設(shè)計(jì)要求和工程需要，本設(shè)計(jì)選用Altera公司Cyclone系列產(chǎn)品中的EPlCl2Q240C8型嵌入式可編程邏輯器件。EPlCl2Q240C8采用基于1.5 V、0.13μm及全層銅SRAM工藝，其密度增加至20 060個(gè)邏輯元件(LE)，RAM增加至288 KB。它具有用于時(shí)鐘的鎖相環(huán)、DDR SDR和快速周期RAM(FCRAM)存儲(chǔ)器所需的專用雙數(shù)據(jù)率(DDR)接口，具有在系統(tǒng)可編程特性。其配置方式有被動(dòng)型和主動(dòng)型，被動(dòng)型配置是在上電后由計(jì)算機(jī)通過編譯后產(chǎn)生sof文件利用專用的下載電纜配置電路。主動(dòng)型配置是在上電后由專門的可編程配置電路(EPCS4)自動(dòng)對(duì)EP1C12Q240C8電路進(jìn)行配置。 4 CCD驅(qū)動(dòng)電路設(shè)計(jì) 驅(qū)動(dòng)電路的功能是產(chǎn)生保證產(chǎn)生CCD器件正常工作的轉(zhuǎn)移時(shí)鐘、傳輸時(shí)鐘、采樣保持時(shí)鐘、復(fù)位時(shí)鐘、信號(hào)處理電路和A/D轉(zhuǎn)換電路所需要的同步脈沖、像元時(shí)鐘和箝位脈沖。只有驅(qū)動(dòng)脈沖與CCD的良好配合才能充分發(fā)揮CCD的光電轉(zhuǎn)換特性，輸出穩(wěn)定可靠的光電信號(hào)。 以前采用數(shù)字邏輯電路來設(shè)計(jì)線陣CCD驅(qū)動(dòng)電路，由于采用多個(gè)計(jì)數(shù)器、觸發(fā)器和門電路，電路復(fù)雜，抗干擾能力差，而且時(shí)序較難配合，不易調(diào)試。如果采用FPGA驅(qū)動(dòng)方法產(chǎn)生驅(qū)動(dòng)信號(hào)，系統(tǒng)用同一時(shí)鐘對(duì)這4路驅(qū)動(dòng)信號(hào)進(jìn)行控制，以保證相互之間的確定時(shí)間關(guān)系，然后使用分頻器對(duì)時(shí)鐘脈沖分頻以產(chǎn)生各路驅(qū)動(dòng)信號(hào)所需的波形，產(chǎn)生如圖1所示的驅(qū)動(dòng)信號(hào)就方便得多。 該系統(tǒng)的設(shè)計(jì)采用Altera公司的QUARTUSⅡ開發(fā)系統(tǒng)。QUARTUSⅡ開發(fā)系統(tǒng)是一種全集成化的可編程邏輯設(shè)計(jì)環(huán)境，它支持硬件描述語言(VHDL)、狀態(tài)圖和原理圖三種輸入方式，執(zhí)行編譯、邏輯綜合、仿真以及編程等功能。設(shè)計(jì)過程包括4個(gè)階段：設(shè)計(jì)輸入、設(shè)計(jì)實(shí)現(xiàn)、設(shè)計(jì)驗(yàn)證和器件編程，如圖2所示。整個(gè)流程是一個(gè)輸入、實(shí)現(xiàn)、驗(yàn)證的遞歸過程，直到設(shè)計(jì)正確和完整。 原理圖輸入方式簡單直觀，也是最常用的。如采用硬件描述語言的輸入方式如VHDL或Verilog，其可移植性和可讀性都好，但綜合形成的數(shù)據(jù)格式文件往往比原理圖輸入方式更占可編程器件的資源。為了提高芯片的利用率，同時(shí)采用原理圖輸入方式還可以生成新的特殊功能模塊，鑒于系統(tǒng)規(guī)模不大，因此采用原理圖輸入方式進(jìn)行本系統(tǒng)的設(shè)計(jì)。由于TCDl208AP是二相驅(qū)動(dòng)方式，根據(jù)TCDl208AP驅(qū)動(dòng)信號(hào)的時(shí)序關(guān)系，可以確定φl=φ2=0.5 MHz，輸出復(fù)位脈沖RS=1MHz。 在確定了SH、φ1、φ2和RS的參數(shù)后，可以根據(jù)它們之間的時(shí)序關(guān)系設(shè)計(jì)硬件邏輯框圖。各路脈沖分別為RS=1 MHz，占空比為1：4，方波；φ1=φ2=0.5 MHz，占空比為1：1，方波，φ1、φ2在并行轉(zhuǎn)移時(shí)有一個(gè)大于SH=1的寬脈沖。其中的各個(gè)模塊采用VHDL語言進(jìn)行設(shè)計(jì)，如圖3所示。 編譯后，最后得到仿真的波形結(jié)果如圖4所示。 5 結(jié)束語 本設(shè)計(jì)采用QUARTUSⅡ開發(fā)系統(tǒng)實(shí)現(xiàn)編程，完成了電路功能的設(shè)計(jì)、時(shí)序綜合與分析及文本和圖形輸入，并根據(jù)工程需要將結(jié)果下載到Altera公司的Cyclone系列FPGA芯片EPlCl2Q240C8中產(chǎn)生CCD驅(qū)動(dòng)時(shí)序，不但得到了良好的CCD輸出效果，而且大大簡化電路設(shè)計(jì)，提高可靠性，降低功耗，加快研發(fā)速度。 |
