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就像兔子誘惑狗賽跑一樣，兔子必須要比狗跑的快，要求最嚴格的數據采集系統的性能自然要高于民用模數轉換器(ADC)。這些極嚴格的要求推動IC制造商及其用戶的發展，出現許多滿足高端數據采集系統需求的“增強性能”的創新方法。 其中一種方法是通過采用多通道ADC填充轉換器的“時隙”來大幅度增加采樣速率、降低噪聲或擴展動態范圍。隨著給定帶寬和分辨率下的單個ADC的成本、尺寸和功耗的降低，并且隨著多個轉換器（通常封裝在一起）的應用越來越多，該方法變得越來越切實可行。 本文將討論兩種多通道方法：信號平均--保證采樣速率不變，增加分辨率；時間交織——保證分辨率不變，提高采樣速率。采用這兩種方法的產品已經誕生，例如ADI公司的AD10678(16 bit，80 MSPS ADC)和AD12500(12 bit，500 MSPS ADC)。 信號平均 信噪比（SNR，以 dB為單位），是成像和雷達等應用中的關鍵性能指標。這些系統中使用的ADC可能會受到許多外部噪聲源的影響，包括時鐘噪聲、電源噪聲和布線引入的耦合數字噪聲。只要不相關噪聲源的平方和的平方根（RSS）小于ADC固有量化噪聲，輸出平均就會有效地降低總體本底噪聲。 那些需要較高SNR的系統通常使用數字后處理器將多個ADC通道的輸出加和。信號直接相加，而來自單獨ADC（假設不相關）的噪聲采用RSS加和，因此輸出加和提高了總體SNR。四個ADC輸出的加和會提高6 dB SNR，即1 LSB。AD6645 14 bit 80 MSPS ADC規定有效位數（ENOB）為12。圖1示出四個AD6645的輸出加和增加了2 bit分辨率和1 bit性能。 每個ADC的輸入包含一個信號項（VS）和一個噪聲項（VN）。對四個噪聲電壓求和得到的總電壓VT等于四個信號電壓的線性和加上四個噪聲電壓的RSS值，即： 由于VS1=VS2=VS3=VS4，等效于信號被放大了四倍，而ADC的噪聲（RMS值）只放大了兩倍，從而使信噪比增大兩倍，即增加6.02 dB。因此，四路信號求和所獲得的6.02 dB增量(?SNR)使有效分辨率提升了1bit。因為SNR(dB)=6.02N+1.76，N為位數，所以， 表1 中示出了多個ADC輸出加和所獲得的SNR增量。從簡單性考慮，四個ADC加和是顯然的選擇。某些重要應用也會考慮更多的ADC加和，但應取決于其它系統指標要求（包括成本）和可提供的印制電路板（PCB）尺寸。 14 bit ADC理想的SNR為(6.02 × 14) + 1.76 = 86.04 dB。然而，AD6645的技術資料中提供的SNR的典型值僅為74 dB，所以其ENOB僅為12 bit。 因此，四路轉換器輸出求和可以補償額外的1 bit分辨率，加上原來系統級ENOB可到達13 bit(80 dB) 。 當然，這樣的系統需要付出一些設計努力，以及一些系統原型設計、鑒定和測試開發的代價。但是，AD10678集成了4個AD6645，一個時鐘分配系統，以及一個已配置好的復雜可編程邏輯器件(CPLD)以提供高速加法運算。現在可提供的AD10678以低成本和占用2.2 × 2.8英寸PCB面積的封裝，通過測試完全達到規定技術指標。圖2所示的快速傅立葉變換（FFT）結果證明了ADC的優良性能，在80 MSPS時鐘和10 MHz模擬輸入條件下能夠提供80.22 dB SNR。 除了提高SNR，這種體系結構還提高了DC精度。四個ADC的失調和增益誤差是不相關的，因此采用降低噪聲一樣的方法來降低系統失調和增益誤差。但是在線性誤差方面上沒有改善，實際上無雜散動態范圍(SFDR)取決于最差的ADC。 但是這種方案需要占用較大的PCB面積和4倍的功耗，但與以4倍采樣速率工作的單ADC的輸出平均方案相比，采用這種方法仍然具有優勢。盡管以提高采樣速率增加采樣點數也會降低輸入信號中的常模噪聲。隨著制造工藝的改進，新的設計使ADC的內核功耗進一步降低；另外可提供的4通道和8通道ADC的出現使多ADC系統更容易實現，并且減小了封裝尺寸。例如，AD9259 4 通道14 bit, 50 MSPS ADC采用 48引線LFCSP (7 mm × 7 mm) 封裝，其每通道功耗僅為100 mW。 雖然用提高輸入電壓的標準化做法來提高規定的SNR是可行的，但這會增加驅動放大器的設計壓力，并且由于信號和噪聲一起被放大，所以會降低系統SNR。加和體系結構的另一個微妙優點是，滿度模擬輸入不需要大于使用單ADC時的輸入。 比較硬件和軟件成本，信號平均的方法本身要比數字濾波有優勢，但對于要提供經濟有效的硬件處理和軟件濾波的總體系統考慮所要求的數字濾波，軟件常常使工作更容易。 |
