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H．264高效的編碼效率是以其高復雜性為代價的，因此制約了它在高分辨率、實時處理等方面的應用。而FPGA器件采用流水控制策略和并行處理方式，可為H．264復雜的編碼模塊提供硬件加速引擎。變換量化模塊在H．264編碼算法中被頻繁調用。因此研究在盡量合理控制其資源消耗的前提下，提高變換量化模塊的工作頻率及處理數據的吞吐量，并完成變換量化一系列完整功能的變換量化結構具有重要的實際意義，也成為當前研究的首要問題。H．264．變換是基于DCT的，其全部采用整數DCT變換，這樣就避免了正變換和反變換的失配問題，既不丟失解碼精度，也適合于FPGA硬件實現。 1 算法原理及分析 1．1 變換算法及分析 H．264變換是整數DCT變換，該算法實現了編碼端和解碼端反變換之間的零匹配，從而減少了解碼精度的丟失。通常H．264變換編碼以4×4塊為單位，核心變換矩陣如下： 當核心變換矩陣中a＝1時，為DCT正向變換矩陣Cf，；若將DCT正向變換矩陣Cf，中所有的2變為1，并保持所有符號不變，則變成Hadamard變換矩陣Hi；若將以上矩陣中所有的2變為1，并使a=1／2，保持所有符號不變，則為DCT反向變換矩陣CTi。 1．2 量化算法及分析 H．264的分級標量量化器支持多達52個量化步長Qstep，用量化參數QP進行索引。范圍廣闊的量化步長能夠靈活準確地控制比特速率和質量之間的平衡。 在整數算法中，量化過程可以用以下運算來實現： 式中：W為殘差系數；>>表示二進制右移；幀內塊和幀間塊f分別為2qbits／3，2qbits／6；MF為乘法因子，其值可根據W(i，j)在矩陣中不同的位置和量化參數QP的不同，查乘法因子表得到。 系數z的反量化方式如下： 式中：尺度因子V可根據Z(i，j)在矩陣中不同的位置和量化參數QP的不同，查尺度因子表得到。 2 FPGA硬件設計及實現 2．1 變換量化硬件整體結構 在H．264編碼器中經過預測后得到的殘差數據經過變換T、量化Q后的數據分為兩路：一路經過重排序Recoder后用于熵編碼；另一路為重建通路，經過反量化Q-1、反變換T-1后與預測值P相加得到重建值，用于后面的宏塊的預測編碼。 H．264編碼標準中，在幀內預測方式下，首先對16×16宏塊(亮度分量)的1*×4塊進行DCT變換，然后提取出DC系數組成一個4×4 DC塊；對于這個4×4 Dc塊要先進行Hadamard變換，然后量化。在重建通路中需要注意：對于4×4 DC塊，要先進行反Hadamard變換，再進行反量化，目的是使反變換的動態范圍最大；再依據這個4×4 DC塊中16個數值對反量化后的16×16宏塊進行反DCT變換。對于色度分量的DC系數也是一樣需要經過進一步變換。H．264變換量化整體結構主要分為4大模塊，其框圖如圖1所示。 結構框圖中DC_reg是一組用于存儲所有的DC系數值的寄存器，使用兩個同步FIFO存儲反量化后的AC系數，等待DC系數反變換反量化完畢以后，再一起送人最后的反DCT變換模塊中進行處理。兩個同步FIFO在時鐘控制下先后進行寫操作，其中一個存儲4×4塊反量化輸出的其中兩行數據，另一個在下一時鐘存儲這個4×4塊反量化輸出的另兩行數據。讀取時，則同時對兩個FIFO進行讀操作，即一個時鐘內這個4×4塊的反量化后的全部16個數值同時出現在反變換模塊的輸入端。 2．2 變換模塊(DCT／Hadamard變換)及反變換模塊 (iDCT／iHadamard反變換)設計由DCT變換矩陣可以推導得出： 同樣：Y01～Y03以及Y20～Y23也可將式(5)展開得到。同理可得： 由前述的變換算法分析可知，Hadamard變換和DCT變換的核心變換矩陣只存在是否乘以2的差別，因此將式(5)和(7)中的cr換成Hi，且2變為1，由此可得到Hadamard變換。 在實際的硬件電路中，乘以2和除以2的操作都可以通過移位來實現。此外，DCT正向變換與Hadamard變換在整個變換過程中不是同時進行操作，因此將 DCT正向變換與Hadamard變換結合到一起，并分時復用，以是否乘2來區分當前是哪種變換。同時采用16個殘差數據同時輸入，輸出8位變換數據，每 2個時鐘輸出一個4×4塊的變換結果。這樣既充分利用了硬件資源，又能一次性處理一個4×4殘差塊的全部16個數據，確保了效率。DCT變換和 Hadamard變換的核心變換均可用快速蝶形算法實現，如圖2所示。 對iDCT反向變換和iHadamard反變換的核心變換進行分析，原理與上述相似。 2．3 量化及反量化模塊設計 整個量化及反量化模塊全部采用乘法器、加法器和移位操作來實現，并采用FPGA內部的兩個ROM來分別存放正反量化的乘法因子MF和尺度因子V。 由于變換模塊輸出是8位，因此量化模塊采用8數據輸入，每2個時鐘輸出一個4×4塊的量化結果。反量化模塊也是采用8數據輸入，且每2個時鐘輸出一個4×4塊的反量化結果。 3 時序分析及硬件調試驗證 該結構設計全部采用VHDL編寫程序，使用ISE環境下的XST進行綜合，綜合頻率達到112 MHz。該設計采用的FPGA是Xilinx公司生產的XC2V1500，并使用在線邏輯分析儀Chipscope來觀察量化輸出數據 (quant_out_i)和反變換后的殘差輸出數據(inv_dct_i)；圖3所示為反變換后的殘差輸出數據(inv_dct_i)。輸入數據采用數值相同的4×4塊，因此輸出數據也完全相同。波形顯示：每次輸出8個數據；對于一個宏塊的16個亮度4×4塊進行處理時，可在45個時鐘內完成變換量化 (包括AC／DC)用于編碼，在91個時鐘內完成變換量化反變換反量化一系列操作得到用于重建的殘差，在236個時鐘內完成對一個宏塊的殘差數據從輸入到反變換輸出重建值的完整過程。 4 結 語 提出的這種H．264變換量化結構完全基于FPGA實現，每一個時鐘輸出8個數據，每2個時鐘得出對一個4×4塊處理的最終結果。一方面采用流水線操作，對16個數據并行處理提高了數據的處理速度，另一方面分時復用技術又在一定程度上節省了硬件資源。相比文獻中只實現了部分功能，本文實現了從殘差輸入經變換量化、反變換反量化得到用于重建的殘差值這一系列完整的操作，并保證了在一定的數據處理速度下對資源的優化處理，適合用于H．264．編碼器硬件加速。 |
