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1、引言 隨著半導體技術(shù)的發(fā)展，可編程邏輯器件在結(jié)構(gòu)、工藝、集成度、功能、速度和靈活性等方面有了很大的改進和提高，從而為高效率、高質(zhì)量、靈活地設計數(shù)字系統(tǒng)提供了可靠性。CPLD或FPGA技術(shù)的出現(xiàn)，為DSP系統(tǒng)的設計又提供了一種嶄新的方法。利用CPLD或FPGA設計的DSP系統(tǒng)具有良好的靈活性和極強的實時性。同時，其價格又可以被大眾接受。由于乘法器在數(shù)字信號處理系統(tǒng)中具有廣泛的應用，所以本文以乘法器的處理系統(tǒng)中具有廣泛的應用，所以本文以乘法器的設計為例，來說明采用可編程邏輯器件設計數(shù)字系統(tǒng)的方法。如果想使系統(tǒng)具有較快的工作速度，可以采用組合邏輯電路構(gòu)成的乘法器，但是，這樣的乘法器需占用大量的硬件資源，因而很難實現(xiàn)寬位乘法器功能。本文這種用于序邏輯電路構(gòu)成的乘法器，既節(jié)省了芯片資源，又能滿足工作速度及原理的要求，因而具有一定的實用價值。 2、系統(tǒng)構(gòu)成 該乘法器通過逐項移位相加來實現(xiàn)乘法功能。它從被乘數(shù)的最低開始，若為1，則乘數(shù)左移后再與上一次的和相加；若為0，左移后與0相加，直到移到被乘數(shù)的最高位。圖1是該乘法器的系統(tǒng)組成框圖。該控制模塊的STAR輸入有兩個功能：第一個功能是將16位移位寄存器清零和被乘數(shù)A[7…0]向8位移位寄存器加載；第二個功能為輸入乘法使能信號。乘法時鐘信號從CLK輸入，當被乘數(shù)加載于8位移位寄存器后，它由低位到高位逐位移出，當QB=1時，選通模塊打開，8位乘數(shù)B[8…0]被送入加法器，并與上一次鎖存在16位鎖存器中的高8位相加，其和在下一個時鐘上升沿被鎖存到鎖存器內(nèi)；當QB=0時，選通模塊輸出為全0。如此循環(huán)8個時鐘脈沖后，由控制模塊控制的乘法運算過程自動中止。該乘法器的核心元件是8位加法器，其運算速度取決于時鐘頻率。 圖1 乘法器的系統(tǒng)組成框圖（8×8位） 3、加法器的實現(xiàn) 加法器的設計需要考慮資源利用率和進位速度這兩個相互矛盾的問題，通常取兩個問題的折衷。多位加法器的構(gòu)成有并行進位和串行進位兩方式，前者運算速度快，但需占用較多的硬件資源，而且隨著位數(shù)的增加，相同位數(shù)的并行加法器和串行加法器的硬件資源占用差距快速增大。實踐證明，4位二進制并行加法器和串行加法器占用的資源幾乎相同，因此，由4位二進制并行加法器級聯(lián)來構(gòu)成多位加法器是較好的折衷選擇。以下為由兩個4位二進制并行加法器級聯(lián)構(gòu)成8位二進制加法器的 VHDL程序： LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； USE IEEE.STD_LOGIC_UNSIGNED.ALL； ENTITY ADDER8B IS PORT （CIN：IN STD_LOGIC； A ：IN STD_LOGIC_VECTOR（7 DOWNTO 0）； B ：IN STD_LOGIC_VECTOR（7 DOWNTO 0）； S ：OUT STD_LOGIC_VECTOR（7 DOWNTO 0）； OUT ：OUT STD_LOGIC); END ADDER8B; ARCHITECTURE struc OF ADDER8B IS COMPONENT ADDER4B PORT (CIN4: IN STD_LOGIC; A4 : IN STD_LOGIC_VECTOR(3 DOWNTO 0); B4 ：IN STD_LOGIC_VECTOR(3 DOWNTO 0); S4 : OUT ST_D_LOGIC_VECTOR(3 DOWN-TO 0); COUT4 : OUT STD_LOGIC); END COMPONENT; SIGNAL CARRY_OUT : STD_LOGIC; BEGIN U1:ADDER4B PORT MAP(CIN4=>CIN,A4=>A(3 DOWNTO 0),B4=>B(3 DOWNTO 0),S4=>S(3 DOWNTO 0),COUT4=>CARRY_OUT); U2 ：ADDER4B PORT MAP（CIN4=>CARRY_OUT,A4=>A(7 DOWNTO 4),B4=>B(7 DOWNTO 4),S4=>S(7 DOWNTO 4),COUT4=>COUT）; END struc; 在上面的VHDL描述中，ADDER4B是一個4位二進制加法器，其VHDL描述是： LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； USE IEEE.STD_LOGIC_UNSIGNED.ALL； ENTITY ADDER4B IS PORT （CIN4 ：IN STD_LOGIC； A4 ：IN STD_LOGIC_VECTOR（3 DOWNTO 0）； B4：IN STD_LOGIC_VECTOR（3 DOWNTO 0）； S4：OUT STD_LOGIC_VECTOR（3 DOWNTO 0）； COUT4：OUT STD_LOGIC； EAND ADDER4B； ARCHITEC_TURE behav OF ADDER4B IS SIGNAL SINT ：STD_LOGIC_VECTOR（4 DOWNTO 0）； SIGNAL AA，BB：STD_LOGIC_VECTOR（4 DOWNTO 0）； BEGIN AABBSINTS4COUT4END behav； 4、結(jié)束語 本文采用基于EDA技術(shù)的自上而下的系統(tǒng)設計方法，其設計流程如圖2所示。該乘法器的最大優(yōu)點是節(jié)省芯片資源，其運算速度取決于輸入的時鐘頻率。如若時鐘頻率為100MHz，則每個運算周期僅需80ns，因而具有一定的實用價值。 圖2 VHDL設計流程 |
