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現代大型集成電路，比如CPU、大型FPGA等消耗的電流往往達到數安到幾十A，并且一些復雜系統電源種類繁多，因此電源系統的設計是否合理往往成為系統能否穩定工作的關鍵。電源系統的設計應該包含電源評估、電源供電電路設計和功率分布系統（Power distribution system 簡稱PDS）三個方面。本文分別探討這三個方面的一般設計方法和思路。 一、電源評估 評估電源是電源系統設計的第一步，也是最重要的一步，決定了電源設計的成敗。在設計電源的時候應該已經完成了整個系統的框圖設計并基本選定了其中重要的IC芯片，這時我們需要參考數據手冊Datasheet獲得每一個IC的工作電壓及消耗電流，并繪制下面這樣一張表： 表一、 IC電源評估表 1. 電源類型 電源類型可以分為模擬和數字兩大類，模擬電源是指為PLL、ADC/DAC等模擬電路供電的電源；而數字電源主要是為數字電路供電，它又可以分為核心電源（主要為集成電路的核心邏輯電路供電，比如FPGA 核心電、壓源）和I/O電源（主要為I/O接口供電），現代大型IC的供電一般核心電壓和I/O電源是分開供電。 2. 電壓值 電壓值一般包含最小、典型和最大值，一般設計的電路電源應該工作在典型工作電壓上，并且電源波動范圍不應該超過最小和最大值的范圍。 3. 電流 在設計電源時電流值應該考慮最Worst的情況，比如大型FPGA系統電流可能會隨著使用邏輯門的多少而相差很多；在設計供電電路時在評估的最大電流基礎上要提供一定的設計余量。 4. 功耗 統計每個電源的功耗是為了更合理的分布電源Tree，參考電源樹一節。 在獲取每個IC的電源參數后，我們需要繪制下面這樣一張統計表，這一步是為了電源電路的設計和規劃電源Tree做準備。 二、電源電路設計 1. 模擬電源 模擬電源往往為PLL、ADC/DAC、電流源等等模擬電路供電，它們的特點是電流較小，一般在幾十mA到幾百mA之間，并且對電源紋波敏感。因此模擬電源電路的設計往往選擇LDO等，我們稱為線性電源；并且對電源在IC引腳輸入處要采取LC或鐵氧體進行濾波以進一步減小電源紋波。其典型原理如圖1所示： 圖1 2. 數字電源 數字電源一般為邏輯電路供電，它們要求往往電壓較小，但是電流很大。比如現代X86 CPU的核心電源一般在1V左右，但是供電電流可以達到幾十安。并且由于CPU內部的省電狀態的切換，電流的變化也很大（最省電和全速狀態工作電流可能相差幾十倍）。 這類電源的設計一般選用數字調制的開關電源，這類電源一般由一個PWM控制器和外部輸出MOS管、BOOT電路、反饋網絡、LC濾波電路組成；另外也有些可以提供較大電流的LDO電源可以選用。對于超大電流供電時還需要考慮使用多項供電。下圖是一個單相PWM供電電路的原理圖： 圖2 3. 電源Tree的繪制 在選擇好電源的供電芯片后可以開始電源Tree的繪制，我們以典型的主板供電電路為例介紹。首先主板采用的外部供電電源來自一個350W電源，它分為12V、5V、5Vsus和3.3V輸入，而主板上使用的電源有12V、5V（待機電壓5Vsus）、3.3V（待機電壓3.3Vsus）、CPU核心電壓Vcore_cpu、CPU的PLL模擬電源、前端總線電源、內存1.8V電源（待機電壓1.8Vsus）等等。其實一個主板上還有更多其他的電源，比如芯片組電源等等。我們需要合理的分配每路電源，保證每條電源路徑末端的總功率不要超過前端電源的供電能力。最終我們應該繪制出一幅類似如圖3所示的電源Tree（僅為示意圖）： 圖3 當然，對于一個簡單的系統設計起電源可能沒有這么復雜。 4. 電源上電時序 對于較為復雜的系統，在繪制完電源Tree的基礎上我們應該根據電源的上電順序和系統復位等信號的要求繪制出具體而明確的上電時序圖，如圖4所示。并根據該上電時序圖指導電源設計時電源IC的上電先后順序。 圖4 三、 PDS系統設計 PDS系統的設計最重要的部分就是退耦和旁路電容選擇和分布，很多人認為旁路和退耦的作用是一樣的，而實際上是不同的。 1. 退耦和旁路電容工作原理 1） 旁路的模型如圖 當IC內部出現高頻的電流波動，比如I/O或門的開關，這些高頻的瞬態電流變化如果從電源吸取電流會引起電流的高頻波動，而電流源的內阻和電源走線在高頻時呈感性阻抗L，頻率越高阻抗越大，從而引起IC電源引腳處較大的壓降。因此在靠近IC電源引腳放置電容Cbp為IC提供瞬態電流，在瞬態電流變化時IC引腳會從低阻抗的電容C上吸取電流（理論上電流可以從電源線和電容兩條途徑流動，但是電容阻抗低，所以電流會主要沿著電容流動）。電容電壓下降后會從電源線上補充電荷。本質上旁路電容的作用減少電源線上的瞬態（高頻）電流波動。 旁路電容為高頻充放電提供電荷，因此它的ESR和ESL（包含到電源引腳引線電感）應該盡量低，盡量靠近電源引腳，常用的旁路電容是小容量的（0.1uF、0.01uF等）陶瓷電容。 2） 退耦的模型如圖 電路IC1上不可避免的會在電源線上產生一些噪聲或者電流波動（主要是較低頻段，因為高頻的電流波動可以被它的旁路電容消除），如果一個電源同時為多個IC模塊供電，其中一個IC上的噪聲就會傳遞到另外一個IC電路。為了減少模塊之間的噪聲耦合放置電容Cdec，它和電源線上的電感組成一個LC低通濾波電路，當噪聲（來自另外一個電路模塊，或者來自電源本身，比如開關電源本身輸出電壓就含有大量噪聲）沿著電源線傳遞到某一個IC時就會被這個LC低通濾波器消除。本質上退耦電容的作用是避免電源噪聲從一個電路模塊傳遞到另外一個模塊。退耦電容要濾除電源線上的較低頻的噪聲，因此LC低通濾波的截止頻率要低一些，同時Cdec電容還有為后續電路（包含很多旁路電容）提供電荷、穩定電壓的作用，因此電容Cdec容量較大，常采用大容量（幾十到幾百uF）的坦電容。 2. 退耦和旁路電容的大小及位置 退耦和旁路的最終目的是要在IC的電源引腳處產生穩定的電壓，它們都要求盡量靠近IC的電源引腳，在實際的系統中有時并不需要刻意區分退耦電容和旁路電容，而統稱為退耦電容。 1） 小容量陶瓷電容（一般0.01uF"0.22uF）作為旁路電容，它的放置原則是盡量減小ESL，一般采用0402封裝，應該放置在最靠近電源引腳的地方�，F在大量的高密度集成電路采用的都是BGA的封裝，它的所有引腳都在Chip下部，通過引腳ball和PCB版的Top層焊盤相連，電源總線或平面一般通過Via過孔延伸到芯片封裝下部的電源引腳。所以最靠近電源引腳的位置就是芯片封裝的下部PCB的背面，電容的PAD最好和過孔via直接相連。有些芯片也會直接在封裝體substrate上焊有電容，這樣就可以減少在PCB板上的旁路電容數量。 2） 大容量的退耦電容（一般>33uF），一般封裝比較大，不可能特別靠近芯片的引腳，不過這類電容用于濾除較低頻率的噪聲，對放置的位置不是特別敏感，所以最合適的位置可能在芯片的邊緣靠近芯片的位置。 3） 有時也會在退耦Cdec和旁路電容Cbp中間放置一些容量在幾個uF（2.2uF等）的陶瓷電容作為中間級，一般認為它們是用來濾除一些中間頻率的噪聲，并為附近的旁路電容提供電荷，這些電容一般采用0805的封裝，也應該盡量靠近電源的引腳處。 在選擇具體的電容時還要考慮到其ESR的大小、噪聲的頻率高低等因素，并確定電容的數量，有時還需要通過適當的仿真simulation來幫助設計。 3. PDS分布設計實例 例子1 BGA封裝芯片的電源引腳集中在芯片的中心附近，電源通過類似bus的方式連接到芯片的中心區，可能的電容布局如圖，上下兩邊為0.1uF和0.01uF的小電容，中心為2.2uF的陶瓷電容，坦電容放置在芯片邊緣，具體的布局和過孔的位置需要根據電源引腳的分布具體的調整，原則上應該是一大一（或幾）小進行配對。 例子2 采用電源平面的方式，退耦電容放置在芯片邊緣處靠近IC2的地方，IC1/IC3為其他使用該電源的芯片，IC2中心為小電容和中等容量陶瓷電容。 |
