|
隨著科技的進步，嵌入式系統的功能逐漸由簡單向復雜發展，開發難度也隨之提高。嵌入式操作系統的使用，屏蔽了部分硬件信息，提供給開發者統一的平臺，降低了開發難度，提高了代碼的重復利用率。在一些特殊的領域(醫療、汽車、航空航天)，對嵌入式系統的實時性要求非常高。在這些場合，任務必須在給定的時間內響應并正確完成。而實時操作系統RTOS(Real Time Operation System)本身的運行，必然會引起性能的下降，在任務數量增加時，這種下降更加明顯。例如，使用uC/OS-II實時操作系統在PowerPC處理器上運行，在TimeTick(時鐘節拍)周期為10 ?滋s、運行64個任務的情況下，TimeTick中斷函數占用的CPU時間已達到42%。 目前,RTOS軟件層面的研究已經很成熟,可有效提高RTOS性能的方法有以下幾種： (1)提高處理器的運行頻率。這對功耗相當敏感的嵌入式系統并不是好方法。同時高頻時鐘所引起的電磁干擾對電路板布線的要求也更高； (2)設計專用于RTOS系統服務的硬件。硬件對相同的操作可并行處理。如果設計一種硬件，在任務數量或TimeTick頻率增加的情況下，系統也能在固定的時鐘周期內完成所有任務域的更新，從而降低RTOS運行所占的CPU時間。 本文設計了實時系統加速RTA(Real-Time Acceleration)模塊，對任務調度和系統時間管理進行硬件化，降低了任務中斷時間，并對最終的測量數據進行對比，得出結論。 1 RTA的硬件設計 本文的硬件平臺使用OR1200 CPU,它是一款由OpenCores網站維護的開放源代碼CPU,內部結構可見可修改,且沒有版權問題。RTA模塊作為從設備連接到Wishbone總線上。在RTA模塊中，由硬件實現任務管理和時間管理。RTA中的寄存器全部映射到內存空間上，軟件通過對寄存器的訪問來控制RTA模塊的運行。 該專用硬件可分成如下兩部分： (1)任務管理和時間管理部分。RTA模塊支持64個任務，使用基于優先級的調度策略，每個任務有唯一的優先級。RTA只在需要任務切換時才中斷CPU。時間延時的最小單位是TimeTick(時鐘節拍)，最長時間延時可達65 535個TimeTick； (2)用于產生TimeTick信號的Timer(計時器)。RTA必須有獨立的Timer為其產生TimeTick信號。在本文中，利用OR1200自帶的Timer完成此工作。 本文使用的系統是在μC/OS-II實時操作系統基礎上改進實現的。該RTOS由Micrium網站維護，已經應用于商業產品。整個軟硬件的實現在FPGA開發板DE2-70上完成，系統時鐘頻率為25 MHz。 1.1 任務管理和時間管理 任務管理和時間管理的設計框圖如圖1所示。 每個任務都有4個域：TaskValid、OSTCBStat、OSTCBDly和OSTCBStatPend。每個任務都有一個任務就緒標志TaskReady，RTA通過PrioBitmapToBinary模塊找到最高的優先級并送給HighestPrio。在CPU響應外部中斷或者給調度器上鎖時,可以通過OSIntNesting和OSLockNesting寄存器關閉RTA的中斷。 μC/OS-II實時系統內核中,任務調度基于TimeTick完成，由于程序只能順序執行,任務的timedly域更新也是順序執行的，從而使得調度函數的執行時間與運行的任務數量有關。在RTA模塊中，基于TimeTick的調度機制并沒有改變，只是原型中順序執行的timedly更新，在硬件中可以同時執行。在使用RTA模塊的系統中，移去了軟件中的用于任務調度的數據結構，相應地在硬件中予以實現。 當有更高優先級的任務進入就緒態時，就會產生RTA中斷。硬件實現上，當進入就緒態的上個時鐘周期的最高優先級和本時刻的最高優先級不同時，便產生中斷信號。在μC/OS-II中，每個TimeTick時刻都會發生中斷，這就需要更頻繁地保存CPU寄存器，相比本文提出的方法，浪費了更多的CPU時間。 1.2 TimeTick信號的產生 RTA的運行需要一個可配置的Timer來為其產生TimeTick信號。在本文中，通過對OR1200進行改造，利用其內部的Timer產生中斷信號作為RTA任務調度的標準時鐘節拍，而將RTA的中斷信號連接到原來Timer在CPU的接口處。這樣，CPU通過Wishbone總線可對Timer進行讀寫，且RTA產生的中斷不會占用可編程中斷控制器PIC（Programmable Interrupt Controller）。改造后的框圖如圖2所示。 1.3 軟件實現 因為任務數據結構的改變，源碼中所有涉及到任務數據結構的函數都要進行修改。由于任務調度和時間處理由RTA模塊執行，原先執行TimeTick的中斷函數要作相應修改，在中斷時，只需讀取RTA中HighestPrio寄存器，然后做上下文切換，運行該優先級的任務即可。 2 實驗結果 本實驗使用的CPU為OR1200，CPU和所有的外設都通過Wishbone總線連接，系統時鐘為25 MHz。在Altera的Cyclone II FPGA平臺上,使用Quartus8.1工具對RTA進行布局布線,其共占用4 197個邏輯單元LE(Logic Element）。 任務響應時間是RTOS性能的一個重要指標，其定義為：從任務中斷產生的時刻起，到恢復任務執行之間的時間。試驗中，利用自定義的Timer作為測量標尺，在2個測試點各讀取一次，相減后的數值再乘以此Timer的周期，便得到該段測試時間。圖3是有硬件加速和無硬件加速的任務響應時間的測試結果，單位是系統時鐘周期。 從圖中3可以看出，在無硬件支持的RTOS中，隨著任務數的增加，任務響應時間也隨之呈線性增加。其原因是，程序順序執行，在無硬件加速的情況下，RTOS內核在每個TimeTick中斷都要對任務的延時域進行順序更新。隨著任務的增加，延時域的處理時間也增長。有硬件加速支持時，任務響應時間縮短，而且與正在運行的任務數量沒有關系。這是因為所有任務的延時域都同時更新，在一個時鐘周期內即可全部完成。所以使用RTA模塊后，降低了系統本身占用CPU的時間，提高了系統的可預測性。可見，在添加RTA模塊后RTOS的性能得到了提高。 本文將μC/OS-II系統中調用頻繁的任務調度和時間管理采用硬件實現，達到了降低系統負載、穩定任務響應時間、提高系統可預測性的目的。實驗結果表明，使用本硬件，任務中斷響應時間可降低85.8%。 |
