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1、引言 長期以來，外圍設備與主機CPU速度之間的不匹配始終困擾著人們，影響了計算機系統(tǒng)更迅速的發(fā)展。 隨著計算機處理能力及存儲規(guī)模的迅速增長，這個問題表現(xiàn)得更加突出。雖然已經(jīng)采取了各種軟、硬件的 方法，不斷地改善著CPU與I/O設備之間的接口性能。然而，在許多應用中接口問題依然是制約系統(tǒng)性能的 瓶頸。對于特定的設計，設計者面對紛繁蕪雜的接口標準，一般根據(jù)系統(tǒng)所需的成本及功能選擇合適的標 準產(chǎn)品，這可能導致接口標準沖突和引起互用性問題；或許重新選擇與接口兼容的標準器件，但又可能會 造成不滿足功能需要或成本要求等。 FPGA技術的迅速發(fā)展使得接口問題有了好的解決方案。例如，現(xiàn)有的高性能接口IP及高速物理I/O的 FPGA，可滿足10Gb/s以上的通信系統(tǒng)的要求；而且用FPGA解決接口不兼容器件間的通信問題。因此本文 將提出一種新的基于FPGA 的SPI 接口設計方法。 SPI(Serial Peripheral Interface)串行外設接口總線是一種同步全雙工串行通信接口總線。由于其連線 簡單使用方便，故得到廣泛應用。在實際開發(fā)應用中，若主控制器無SPI接口或需要與多個具有SPI接口的 外設通信，就要使用主控制器的I/O口通過軟件來模擬，這就在很大程度上限制了其應用且給數(shù)據(jù)傳輸帶來 不便。在FPGA技術迅速發(fā)展的時代，解決這個問題最方便的辦法就是集成一個SPI核到芯片上。 這里根據(jù)業(yè)界通用的SPI總線的標準，設計一種可復用的高速SPI總線。設計過程中很多變量都采用參 數(shù)形式，具體應用于工程實踐時根據(jù)實際需要更改參數(shù)即可，充分體現(xiàn)了可復用性。 2、 SPI 總線原理 SPI 總線由四根線組成：串行時鐘線(SCK)，主機輸出從機輸入線(MOSI)，主機輸入從機輸出線(MISO)， 還有一根是從機選擇線(SS)，它們在與總線相連的各個設備之間傳送信息，其連接方式如圖1。 圖1.SPI總線示意圖 SPI 總線中所有的數(shù)據(jù)傳輸由串行時鐘SCK 來進行同步，每個時鐘脈沖傳送1 比特數(shù)據(jù)。SCK 由主機產(chǎn) 生，是從機的一個輸入。時鐘的相位(CPHA)與極性(CPOL)可以用來控制數(shù)據(jù)的傳輸。CPOL=“0”表示SCK 的靜止狀態(tài)為低電平，CPOL =“1”則表示SCK 靜止狀態(tài)為高電平。時鐘相位(CPHA)可以用來選擇兩種 不同的數(shù)據(jù)傳輸模式。如果CPHA =“0”，數(shù)據(jù)在信號SS 聲明后的第一個SCK 邊沿有效。而當CPHA=“1” 時, 數(shù)據(jù)在信號SS聲明后的第二個SCK 邊沿才有效。因此，主機與從機中SPI 設備的時鐘相位和極性必須 要一致才能進行通信。 SPI 可工作在主模式或從模式下。在主模式下，每一位數(shù)據(jù)的發(fā)送／接收需要1 次時鐘作用；而在從 模式下， 每一位數(shù)據(jù)都是在接收到時鐘信號之后才發(fā)送／接收。1個典型的SPI系統(tǒng)包括一個主MCU和1 個或幾個從外圍器件。 3、設計原理 Verilog HDL 是一種硬件描述語言,他可以用來進行各種級別的邏輯設計,可以用來進行數(shù)字邏輯系統(tǒng) 的仿真驗證、時序分析和邏輯綜合等,應用十分廣泛。本文使用Verilog設計 SPI接口模塊，實現(xiàn)可IP復用 的通用結構。根據(jù)SPI總線原理，可用幾個功能模塊來實現(xiàn)微處理器與從設備之間的雙向數(shù)據(jù)傳輸。 3.1. 系統(tǒng)架構設計 根據(jù)SPI 總線的原理，本設計的SPI Master同SPI協(xié)議兼容，在主機側的設計相當于wishbone總線規(guī) 范兼容的slave設備，總體架構可分為以下3個功能模塊：Clock generator、Serial interface、Wishbone interface 3.2. 模塊設計 3.2.1 .時鐘產(chǎn)生模塊spi-clgen設計 SPI時鐘分頻模塊中的時鐘信號的來源是外部系統(tǒng)提供的時鐘clk_in，模塊會根據(jù)各個不同接口的時鐘 分頻因子寄存器，產(chǎn)生相應的時鐘輸出信號clk_out。由于SPI沒有應答機制，為了能夠保證時序的可靠性， 特別設計了一個無論對于奇分頻還是偶分頻都異常可靠的時鐘生成模塊產(chǎn)生傳輸所需要的串行時鐘。 此模塊重點考慮了奇分頻的情況，為了節(jié)省資源對奇分頻的做改動同時也能實現(xiàn)偶分頻的情況。對輸入主 時鐘的同步奇整數(shù)分頻，可以簡單地用一個Moore機來實現(xiàn)，編碼采用Moore機增加了可靠性。 master核系統(tǒng)輸入時鐘clk-in通過divider分頻產(chǎn)生clk-out，通過改變divider的值，可以實現(xiàn)任意分頻的時鐘 輸出。其頻率表達式如下： 用verilog語言描述時鐘產(chǎn)生模塊，用ISE綜合后，其生成電路如圖2所示。 圖2.時鐘產(chǎn)生模塊電路 3.2.2. 串行接口模塊spi-shift設計 數(shù)據(jù)傳輸模塊是SPI的核心模塊。此模塊負責把并行進來的數(shù)據(jù)串行傳出，串行進來的數(shù)據(jù)并行傳出。 本文設計的shift與通常的SPI移位模塊設計不同，原因在于這里考慮了寄存器的復用，以使用較少硬件資源 來增大一次傳輸數(shù)據(jù)的位數(shù)，從而提高數(shù)據(jù)傳輸?shù)恼w速率。對于并行進來的數(shù)據(jù)位寬比較長，比如128 位的數(shù)據(jù)時，為了提高傳輸?shù)乃俣龋疚脑O計工作中犧牲了資源改進了以前的保守的SPI模塊。SPI Master 核在主機側作為slave設備接收數(shù)據(jù)，同時作為master設備發(fā)送數(shù)據(jù)。此模塊verilog代碼經(jīng)ISE綜合后如圖3 所示。 圖3.串行接口模塊電路 3.2.3. 頂層TOP模塊 本文在分析協(xié)議的基礎上建立了高速可復用SPI總線的基本結構，包括時鐘生成模塊，數(shù)據(jù)傳輸模塊， 并用上層TOP模塊調(diào)用底層的兩個模塊。頂層模塊的重要作用就是讓分模塊能夠順利的運作起來。所以此 SPI核的頂層模塊要寫入控制字，通過狀態(tài)機控制調(diào)用時鐘生成模塊和數(shù)據(jù)傳輸模塊正常運行。其經(jīng)ISE綜 合后如圖4所示。 圖4.頂層TOP模塊電路 4、仿真與驗證 仿真與驗證是IP核設計中非常重要的一部分，因為它直接關系著IP的可用性。將用verilog 描述好的SPI 接口電路用ISE進行綜合，然后用modelsim 軟件進行仿真。在建立測試平臺時，首先要建立模擬Wishbone 協(xié)議的master模塊，同時建立模擬SPI協(xié)議的slave模塊，再將接收/發(fā)送數(shù)據(jù)和地址進行比較、校驗。因此 Spi-top Testbench總體架構可分為：Wishbone master model、SPI master core、SPI slave model 三個模塊。 為了簡單仿真8bit數(shù)據(jù)傳輸，首先進行復位，然后設置寄存器，再進行寄存器校驗，無誤之后進行8bit 數(shù)據(jù)傳輸，在tx上升沿發(fā)送數(shù)據(jù)，rx下降沿接收數(shù)據(jù)，仿真波形如圖5所示。同理可以仿真64bit、128bit等 數(shù)據(jù)傳輸仿真波形。 圖5. 8bit數(shù)據(jù)傳輸仿真波形 用ISE軟件進行編譯，將生成的網(wǎng)表文件通過JTAG下載到xilinx 公司的spartan3 系列FPGA運行，在ISE 的輔助分析下得到了正確的結果。 5、結束語 隨著半導體技術的進步，F(xiàn)PGA 的價格越來越便宜， 工作頻率越來越高，使用FPGA 實現(xiàn)SPI 通信 接口是切實可行的。 本文作者創(chuàng)新點：設計過程中很多變量都采用參數(shù)形式，具體應用于工程實踐時根據(jù)實際需要更改參 數(shù)即可，充分體現(xiàn)了可復用性。由于SPI對傳輸時序要求非常嚴格，所以本文工作中設計了一種比較可靠， 穩(wěn)定的時鐘生成模塊，它對于奇偶分頻的情況分別考慮，從而避免了以往SPI總線中對系統(tǒng)時鐘奇分頻時 會出現(xiàn)分頻出的時鐘不穩(wěn)定的問題。數(shù)據(jù)傳輸模塊采用較簡潔的并串互轉結構，一次最多可傳輸128位， 速度是遵守SPI協(xié)議的同類器件里較快的。并且從128位到8位可選具體一次要傳輸多少位，有別于以往一 次傳輸?shù)奈粩?shù)為定值的情況。 |
