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基站是移動(dòng)通信系統(tǒng)的重要組成部分，在第三代移動(dòng)通信系統(tǒng)(3G)中基站一般由射頻前端、數(shù)字中頻和基帶處理構(gòu)成。由于數(shù)字中頻處于模擬和數(shù)字的轉(zhuǎn)換部分，因此它的性能往往對(duì)基站系統(tǒng)的性能起著決定性作用。目前，數(shù)字中頻的上行鏈路部分通常以高速采樣的模擬數(shù)字轉(zhuǎn)換器(ADC)、數(shù)字下變頻(DDC)及抽取濾波實(shí)現(xiàn)。 ADC完成模擬中頻信號(hào)的數(shù)字化。在數(shù)字中頻接收鏈路中，A／D變換中的做法是同時(shí)使用OverSampling和UnderSampling兩種技術(shù)。使用OverSampling技術(shù)，可以提高ADC的SNR，提高鄰道抑制；使用UnderSampling技術(shù)，可以保證在現(xiàn)有A／D器件采樣率的條件下，實(shí)現(xiàn)較高頻率的模擬中頻輸入，相當(dāng)于完成了一次數(shù)字域下變頻。以TD-SCDMA協(xié)議為例可以計(jì)算，12 b ADC能夠滿(mǎn)足性能要求。通帶取決于奈奎斯特準(zhǔn)則在帶寬下對(duì)采樣率的要求，12載波的信號(hào)帶為20 MHz，那么ADC的采樣頻率久要大于40 MSPS。目前，市場(chǎng)上TI，ADI，LINEAR，Maxim的產(chǎn)品能夠滿(mǎn)足要求。另外從性能價(jià)格比考慮，基站設(shè)備廠(chǎng)家一般選擇12～14 b位寬的ADC，中頻采樣頻率常用的有：76．8 MSPS，81．92 MSPS，122．88 MSPS等。 數(shù)字下變頻器完成采樣數(shù)據(jù)到基帶的轉(zhuǎn)換，由于DSP處理速度的限制，用純軟件不能實(shí)現(xiàn)這部分功能。目前硬件實(shí)現(xiàn)的組成結(jié)構(gòu)與模擬下變頻器類(lèi)似，包括數(shù)字混頻器、數(shù)字控制振蕩器(NCO)和低通濾波器(LPF)三部分組成。DDC的運(yùn)算速度受下級(jí)DSP處理速度的限制，同時(shí)其運(yùn)算速度決定了其輸入信號(hào)數(shù)據(jù)流可達(dá)到的最高速率，相應(yīng)地也限制了ADC的最高采樣速率。數(shù)字下變頻的數(shù)據(jù)精度和運(yùn)算精度也影響著基站的上行性能。影響DDC性能因素有：一個(gè)是輸入數(shù)據(jù)位寬、NCO位寬；二是NCO相位的分辨率。目前常用的DDC實(shí)現(xiàn)方式有ASIC，FPGA等，常用的實(shí)現(xiàn)結(jié)構(gòu)為數(shù)字混頻器、CIC+FIR濾波器和抽取濾波器組成。目前，市場(chǎng)上有許多專(zhuān)用DDC芯片，比如TI，Intersil等，而FPGA實(shí)現(xiàn)中Altera和Xilinx都有完成該類(lèi)濾波器和運(yùn)算的可選擇高速芯片。 最后，為實(shí)現(xiàn)基帶I／Q數(shù)據(jù)流的路由和傳輸，往往會(huì)進(jìn)行數(shù)據(jù)格式轉(zhuǎn)換和串化解串化(SerDes)轉(zhuǎn)換。再考慮到眾多測(cè)試功能，這部分一般需專(zhuān)門(mén)考慮，這里不多贅述。 1 系統(tǒng)需求分析 數(shù)字中頻是TD-SCDMA基站中的重要組成部分。對(duì)數(shù)字中頻部分性能需求進(jìn)行量化分析，可以更清楚地認(rèn)識(shí)數(shù)字中頻在系統(tǒng)中的位置及其對(duì)系統(tǒng)性能的影響，為數(shù)字中頻研發(fā)和測(cè)試的提供參考。 TD-SCDMA協(xié)議中規(guī)定，接收機(jī)天線(xiàn)口輸入有用信號(hào)功率在-110～-80 dBm范圍內(nèi)。同時(shí)協(xié)議中規(guī)定，鄰道功率最強(qiáng)為-55 dBm的單碼道CDMA信號(hào)，15 MHz射頻帶內(nèi)最強(qiáng)帶外阻塞信號(hào)功率為最小3．2 MHz，頻偏-40 dBm的單碼道CDMA信號(hào)。ADC入口的最大功率為6 dBm時(shí)，可以估算頻鏈路額定增益為40 dB，若接收機(jī)射頻鏈路的噪聲系數(shù)可以做到5 dB，則可以估算ADC輸出信噪比應(yīng)大于74 dB，ADC的有效位寬應(yīng)大于等于12 b。 計(jì)算過(guò)程參考如下方法： 采樣時(shí)鐘抖動(dòng)(Jitter)和ADC固有的抖動(dòng)也會(huì)惡化信噪比，在大信號(hào)輸入時(shí)尤為明顯。根據(jù)SNR=-20 log(2πfσt)，以采樣時(shí)鐘為100 MHz計(jì)算，當(dāng)射頻部分無(wú)帶外抑制時(shí)，鏈路增益為40 dB，此時(shí)Jitter等效ADC輸入口噪音功率為-65 dBm，允許的時(shí)鐘抖動(dòng)為5 ps。當(dāng)射頻部分對(duì)帶外阻塞信號(hào)有15 dB抑制時(shí)，鏈路增益為55 dB，此時(shí)Jitter等效ADC輸入口噪音功率為-50 dBm，允許的時(shí)鐘抖動(dòng)為20 ps。 A／D采樣信號(hào)經(jīng)過(guò)抽取后會(huì)混到有用信號(hào)帶內(nèi)，因此在射頻鏈路對(duì)阻塞信號(hào)沒(méi)有任何抑制的情況下，需由數(shù)字濾波器將其濾除。最?lèi)毫忧闆r下阻塞信號(hào)會(huì)比有用信號(hào)強(qiáng)70 dB，因此數(shù)字濾波器的遠(yuǎn)端帶外抑制應(yīng)達(dá)到70 dB。濾波器一般選用CIC，ISINC，RRC級(jí)聯(lián)實(shí)現(xiàn)，NCO的雜散應(yīng)小于-80 dB。TD-SCDMA協(xié)議中規(guī)定，要采用滾降因子為O．22的根升余弦濾波器(RRC)來(lái)實(shí)現(xiàn)反脈沖成形濾波。圖1為一般DDC的實(shí)現(xiàn)框圖。 2 AD6655的結(jié)構(gòu)和工作原理 AD6655是Analog Device公司的一款功能強(qiáng)大的中頻接收器件。它內(nèi)置雙通道14 b、最高125 MSPS采樣率的ADC，寬帶DDC，以及功率檢測(cè)功能。 AD6655具備以下特點(diǎn)： (1)1．8 V模擬供電，1．8～3．3 V輸出供電，有低功耗模式； (2)雙通道ADC：內(nèi)部參考電壓，1～2 V輸入電平范圍，采樣頻率最高到125 MSPS，SN R為71．7 dBc to70 MHz@125 MSPS，SFlDR為85 dBc to 70 MHz@125 MSPS，85 dB的隔離度； (3)內(nèi)置ADc時(shí)鐘占空穩(wěn)定器，1～8倍的時(shí)鐘分頻； (4)雙通道DDC，包含32位NC0，半帶插值濾波，F(xiàn)IR濾波器； (5)復(fù)合信號(hào)檢測(cè)功能。 它的結(jié)構(gòu)框圖如圖2所示。 此款芯片可以應(yīng)用在：GSM，EDGE，TD-SCDMA，WCDMA，CDMA2000，IMT-2000，WiMax，LTE等領(lǐng)域。 AD6655雖然是一顆14 b高速ADC，但由于內(nèi)嵌了抽取濾波器，所以在產(chǎn)業(yè)化階段并不需要嚴(yán)格的進(jìn)口許可認(rèn)證，對(duì)降低系統(tǒng)成本起到很大作用。 3 AD6655在TD-SCDMA基站系統(tǒng)中的電路設(shè)計(jì) 由于A(yíng)D6655為雙路ADC+DDC，所以在多天線(xiàn)基站系統(tǒng)中使用比較方便，例如8天線(xiàn)智能天線(xiàn)系統(tǒng)只需要4片AD6655。為滿(mǎn)足采樣時(shí)鐘的Jitter要求，采用AD9510鎖定系統(tǒng)時(shí)鐘并驅(qū)動(dòng)AD6655的采樣時(shí)鐘(LVPECL邏輯)，匹配方式為交流耦合。AD6655采用內(nèi)部參考電壓，模擬中頻信號(hào)由SMA連接器輸入后，采用1：4的balun由不平衡輸入轉(zhuǎn)換到平衡輸入，可以得出中頻信號(hào)的溢出告警電平為10 dBm左右，系統(tǒng)對(duì)模擬中頻輸入信號(hào)的功率要求為小于6 dBm。圖3為基站的上行結(jié)構(gòu)框圖。 153．6 MHz寬度的模擬中頻信號(hào)經(jīng)過(guò)A／D采樣后，中心頻率在30．72 MHz。數(shù)據(jù)在芯片中會(huì)進(jìn)行進(jìn)一步的數(shù)字下變頻轉(zhuǎn)換。進(jìn)入DDC的輸入數(shù)據(jù)為調(diào)制到24×、速率為96×的數(shù)據(jù)。DDC部分由四大部分組成：NCO，CIC，ISINC濾波器和RRC濾波器。NCO部分完成解調(diào)的功能，將數(shù)據(jù)分成I和Q兩路，然后I，Q數(shù)據(jù)經(jīng)過(guò)完全相同的兩個(gè)通道進(jìn)行抽取，分別進(jìn)行CIC濾波、ISINC濾波器和RRC濾波器，最后將數(shù)據(jù)抽取到1×，送給基帶。 AD6655的供電需要模擬1．8 V、數(shù)字1．8 V和I／O電壓。模擬部分的供電由LDO提供，核電壓1．8 V可以通過(guò)磁珠取自L(fǎng)DO，I／O電壓使用3．3 V以達(dá)到和FPGA相同I／O接口電平。由于單板A／D、D／A通道較多，模擬數(shù)字采用了共地處理，而模擬數(shù)字電壓進(jìn)行了電源層分割。 AD6655的控制接口采用3線(xiàn)SPI和控制部分通訊，內(nèi)部寄存器通過(guò)它進(jìn)行配置和控制。AD6655有幾十個(gè)寄存器，主要為A／D模式、DDC配置、及同步控制等，芯片上電后由板卡控制單元進(jìn)行配置。 4 信號(hào)鏈的系統(tǒng)仿真 ADC采樣后，153．6 MHz中頻頻點(diǎn)的三載波信號(hào)數(shù)字化為中心頻點(diǎn)在30．72 MHz的信號(hào)。由于是實(shí)信號(hào)，因此在負(fù)頻率處有其鏡像信號(hào)。 低中頻信號(hào)進(jìn)入數(shù)字混頻器，轉(zhuǎn)換為多載波0中頻信號(hào)，同時(shí)將實(shí)數(shù)數(shù)據(jù)轉(zhuǎn)換為In-phase和Quadrature正交的兩部分分量。 AD6655的第一級(jí)濾波器為19階的半帶濾波器，它實(shí)現(xiàn)2倍抽取濾波，并且不能被旁路，因此它的帶寬也決定了接收鏈路的最大帶寬。器件手冊(cè)指出最大可用帶寬為采樣率的11％，在122．88 MSPS采樣率下支持的帶寬為27 MHz。AD6655還有一個(gè)66階的FIR濾波器，為抵消CIC濾波器對(duì)有用信號(hào)高頻抑制的影響，F(xiàn)IR中加入了Inverse Sinc函數(shù)對(duì)高頻信號(hào)進(jìn)行補(bǔ)償。 2級(jí)濾波器的級(jí)聯(lián)頻響如圖5所示。 經(jīng)過(guò)2級(jí)濾波器，AD6655輸出信號(hào)的頻譜特性如圖6所示。 FPGA接收到AD6655的信號(hào)，由于已經(jīng)對(duì)信號(hào)進(jìn)行了2倍、或4倍的抽取，所以FPGA的工作頻率就可以降低到ADC采樣頻率的了1／2或者1／4了。這對(duì)FPGA的型號(hào)選擇和降低成本都是有利的。 FPGA需要繼續(xù)對(duì)信號(hào)進(jìn)行濾波和抽取，以達(dá)到系統(tǒng)ACS和Blocking要求的帶外抑制度。由于A(yíng)D6655可以對(duì)數(shù)字遠(yuǎn)端進(jìn)行-80 dBc的抑制，那么FPGA只需要對(duì)帶寬近端進(jìn)行相應(yīng)的濾波，通常90階濾波器可以實(shí)現(xiàn)-50 dBc的帶外抑制，當(dāng)然采用分級(jí)濾波的方式效果可能更明顯，并且一些濾波要在載波分路后進(jìn)行。 FPGA需要繼續(xù)對(duì)信號(hào)進(jìn)行濾波和抽取，以達(dá)到系統(tǒng)要求的ACS和Blocking帶外抑制度。由于A(yíng)D6655可以對(duì)數(shù)字遠(yuǎn)端進(jìn)行-80 dBc的抑制，那么FPGA只需要對(duì)帶寬近端進(jìn)行相應(yīng)的濾波，通常90階濾波器可以實(shí)現(xiàn)-50 dBc的帶外抑制，當(dāng)然采用分級(jí)濾波的方式效果可能更明顯，并且一些濾波要在載波分路后進(jìn)行。 5 仿真結(jié)果和*價(jià) 由以上仿真來(lái)看，AD6655可以滿(mǎn)足基站上行鏈路中的應(yīng)用，信號(hào)處理后輸出給FPGA，節(jié)省了很多FPGA的邏輯單元。在A(yíng)D6655Demo板和TD-SCDMA數(shù)字中頻板卡DIFB 3．O進(jìn)行了實(shí)測(cè)，測(cè)試結(jié)果完全符合設(shè)計(jì)要求。總之，AD6655是一款比較合適的數(shù)字中頻接收鏈路的器件，可以應(yīng)用在3G基站系統(tǒng)中，具有較高的性?xún)r(jià)比。 |
