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8位單片機在嵌入式系統中應用廣泛，然而讓它直接與PCI總線設備打交道卻有其固有缺陷。8位單片機只有16位地址線，8位數據端口，而PCI總線2.0規范中，除了有32位地址數據復用AD[3～0]外，還有FRAME、IRDY、TRDY等重要的信號線。讓單片機有限的I/O端口來直接控制如此眾多的信號線是不可能的。一種可行的方案就是利用CPLD作為溝通單片機與PCI設備間的橋梁，充分利用CPLD中I/O資源豐富，用戶可自定制邏輯的優勢，來幫助單片機完成與PCI設備間的通信任務。 1 PCI接口設計原理 1.1 PCI總線協議簡介 這里只討論PCI總線2.0協議，其它協議僅僅是在2.0的基礎上作了一些擴展，僅就單片機與PCI設備間的通信來說，意義不大。PCI總線是高性能局部總線，工作頻率0～33MHz，可同時支持多組外圍設備。在這里，我們只關心單片機與一個PCI設備間通信的情況，而且是以單片機與CPLD一方作為主控方，另一方作為PCI從設備。這樣做的目的是為了簡化問題，降低系統造價。 PCI總線上信號線雖多，但并不是每個信號都要用到。實際上PCI設備也并不會支持所有的信號線，比如錯誤報告信號PERR與SERR在網卡中就不支持。我們可以針對具體的應用選擇支持其中部分信號線，還有一些信號線可以直接連電源或接地。下面簡單介紹一下常用信號線的功能。 AD[31～0]：地址數據多路復用信號。在FRAME有效的第一個周期為地址，在IRDY與TRDY同時有效的時候為數據。 C/BE[3～0]：總線命令與字節使能控制信號。在地址其中傳輸的是總線命令；在數據期內是字節使能控制信號，表示AD[31～0]中那些字節是有效數據。表1是總線命令編碼的說明。 PCI總線上所有的數據傳輸基本上都由以下三條信號線控制。 FRAME：幀周期信號。由主設備驅動，表示一次訪問的開始和持續時間，FRAME有效時（0為有效，下同），表示數據傳輸進行中，失效后，為數據傳輸最后一個周期。 IRD：主設備準備好信號。由主設備驅動，表示主設備已經準備好進行數據傳輸。 TRDY：從設備準備好信號。由從主設備驅動，表示從設備已經準備好進行數據傳輸。當IRDY與TRDY同時有效時，數據傳輸才會真正發生。 另外，還有IDSEL信號用來在配置空間讀寫期間作為片選信號。對于只有一個PCI從設備的情況，它總可以接高電平。IDSEL信號由從設備驅動，表示該設備已成為當前訪問的從設備，可以不理會。 在PCI總線上進行讀寫操作時，PCI總線上的各種信號除了RST、IRQ、IRQC、IRQ之外，只有時鐘的下降沿信號會發生變化，而在時鐘上升沿信號必須保持穩定。 1.2 CPLD設計規劃 出于對單片機和CPLD處理能力和系統成本的考慮，下面的規劃不支持PCI總線的線性突傳輸等需要連續幾個數據周期的讀寫方式，而僅支持一個址周期加一個數據周期的讀寫方式。對于大部分應用而言，這種方式已經足夠了。圖1與圖2是經過簡化后的PCI總線讀寫操作時序。 在CPLD內設有13個8位寄存器用來保存進行一次PCI總線讀寫時所需要的數據，其中pci_address0～pci_address3是讀寫時的地址數據；pcidatas0～pci_datas3是要往PCI設備寫的數據；pci_cbe[3～0]保存地址周期時的總線命令，PCI_cbe[7～4]保存數據周期時的字節使能命令；pci_data0～pci_data3保存從PCI設備返回的數據；pci_request是PCI總線讀寫操作狀態寄存器，用于向單片機返回一些信息。當單片機往pci_cbe寄存器寫入一個字節的時候，會復位CPLD中的狀態機，觸發CPLD進行PCI總線的讀寫操作；單片機則通過查詢pci_request寄存器得知讀寫操作完成，再從pci_data寄存器讀出PCI設備返回的數據。 CPLD中狀態機的狀態轉移圖如圖3所示。每一個狀態對應FRAME與IRD信號的一種輸出，而其它輸入輸出信號線可由這兩個信號線和pci_cbe的值及TRDY的狀態決定。當FRAME為有效時，AD[31～0]由pci_address驅動，而C/BE[3～0]由pci_cbe低4位驅動；當IRDY有效時，C/BE[3～0]視總線命令，要么由pci_cbe高4位驅動，要么設為高阻態，而AD[31～0]在pci_cbe[0]為“0”時，（PCI讀命令）設為高阻態，而在pci_cbe[0]為“1”時（PCI讀命令）由pci_datas驅動。另外一方面，一旦TRDY信號線變為低電平，AD[31～0]線上的數據被送入pci_data寄存器，而C/BE[3～0]線上的數據被送入pci_request寄存器的低4位。 考慮到在不正常情況下，PCI設備不會對PCI總線作出響應，即TRDY不會有效，為了不使狀態機陷入狀態S2的僵持局面，另外增設了一個移位計數器mycounter。當IRD信號有效時，計數器開始計數。計數溢出之后，不論PCI總線操作是否完成，狀態機都會從狀態S2轉移到狀態S3，即結束PCI總線操作。當TRDY有效時，會立即置位mycounter.cout。 PCI總線操作是否正確完成，可查詢pci_request的最高位是否為“1”，而IRDY與FRAME的值可分別查詢pci_request的第4位和第5位。這兩位反映了PCI總線操作所處的狀態，兩位都為“1”時可以認為PCI總線操作已經完成。在實踐中，如果單片機的速度不是足夠快的話，可以認為PCI總線操作總是即時完成的。這幾位的實現可參考源程序。 2 PCI設計接口實現 2.1 CPLD ABEL HDL程序設計 我們針對8位單片機控制PCI以太網卡進行了程序設計，CPLD器件選用ALTERA的MAX7000系列。針對以太網卡的特點在邏輯上進行了再次簡化，最張程序將適配進EPM7128芯片中，并在實踐中檢驗通過。 以太網卡僅支持對配置空間和I/O空間的讀寫操作，而且這兩個空間的地址都可以設置在0xFF以內，所以可以只用一個pci_address0寄存器，其它地址都直接設為“0”；如果再限制，每次只往網卡寫入一個字節數據，則可以只用一個pci_datas0寄存器，其它數值在具體操作時設成與pci_datas0寄存器的一樣即可。 以下是ABEL HDL主要源碼。其中16dmux是4～16位譯碼器，用于地址譯碼，選通CPLD內的寄存器；8dffe是8位的DFFE；abelcounter是8位移位計數器；mylatch8與mylatch1分別為8位與1位鎖存器，而mylatchc是帶清零1位鎖存器；其它以“my”開始的變量都是三態緩沖器，以“out”開始的變量是三態節點，以“e”開始的變量是普通節點。這此在程序中不再聲明。 SUBDESIGN abelpci （ P2[7..3] : INPUT; READ0 : INPUT WRITE0 : INPUT; P0[7..0] : BIDIR; CLK : INPUT; TRDY0 : INPUT; AD[31..] : BIDIR; CBE[3..0] : BIDIR; IRDY0 : OUTPUT; FRAME0 : OUTPUT; ) VARIABLE decoder : 16dmux; mycounter : abelcounter; pci_c be : 8DFFE; PCI_address0 : 8DFFE; pci_datas0 : 8DFFE; pci_request[6..0] : mylatch1; pci_request7 : mylatchc; pci_data0 : mylatch8; pci_data1 : mylatch8; pci_data2 : mylatch8; pci_data3 : mylatch8; ss : MACHINE OF BITS (FRAME0,IRDY0) WITH STATES(s0 = B"11", s1=B"01"); s2=B"10"; S3=B"11"); BEGIN decoder.(d,c,b,a)=P2[6..3]; enareg[]=decoder.q[]; pci_che.ena=enareg[0]&p2; pci_cbe.d[]=p0[]; pci_cbe.clk=!WRITE0; pci_address0.ena=enareg&p2l pci_address0.d[]=P0[]; pci_datas0.ena=enareg&P2; pci_datas0.d[]=P0[]; pci_datas0.clk=!WRITE0; pci_data0.gate=!TRDY0; pci_data0.data[]=AD[7..0]; pci_data1.gate=!TRDY0; pci_data1.data[]=AD[15..8]; pci_data2.gate=!TRDY0; pci_data2.data[]=AD[23..16]; pci_data3.gate=!TRDY0; pci_data3.data[]=AD[31..24]; pci_request[3..0].gate=!TRDY0; pci_request7.gate=!TRDY0; pci_request7.aclr=P2&!WRITE0; pci_request[3..0].data=CBE[]; pci_request.data=IRDY0; pci_request.data=FRAME0; pci_request.data=Vcc; pci_request7.data=Vcc; eread=P2&!READ0 & WRITE0; my_P0_data0[].in=pci_data0.q[]; my_P0_data0[].oe=enareg&eread; my_P0_data1[].in=pci_data1.q[]; my_P0_data1[].oe=enareg&eread; my_P0_data2[].in=pci_data2.q[]; my_P0_data2[].oe=enareg&eread; my_P0_data3[].in=pci_data3.q[]; my_P0_data3[].oe=enareg&eread; my_P0_request[6..0].in=pci_request[6..0].q; my_P0_request.in=pci_request7.q; my_P0_request[].oe=enareg[13]&eread; out_P0[]=my_P0_data0[]; out_P0[]=my_P0_data1[]; out_P0[]=my_P0_data2[]; out_P0[]=my_P0_data3[]; out_P0[]=my_P0_request[]; P0[]=out_P0[]; enclr=enareg[0]&P2&!WRITE0; mycounter.clock=CLK; mycounter.cnt_en=!IRDY0; mycounter.aclr=!FRAME0; mycounter.sset=!TRDY0; ss.clk=!CLK; ss.reset=enclr; ss.ena=Vcc; CASE ss IS WHEN s0 =＞ ss="s1"; WHEN s1 =＞ ss="s2"; WHEN s2 =＞ IF mycounter.cout THEN ss =s3;ELSE ss="s2"; END IF; WHENf s3 =＞ ss="s3"; END CASE; my_AD_address[7..0].in=in=pci_ address0; my_AD_address[31..8].in=GND; my_AD_address[31..0].oe=!FRAME0; my_CBE_c[].in=PCI_cbe.d[3..0]; my_CBE_c[].oe=!FRAME0; my_AD_data[31..0].in=pci_datas0.q[8..1]; my_AD_data[31..0].oe=pci_cbe_[0]&FRAME0; my_CBE_be[].in=pci_cbe.d[7..4]; my_CBE_be[].oe=FRAME0; out_AD[]=my_AD_address[]; out_AD[]=my_AD_data[]; AD[]=out_AD[]; out_CBE[]=my_CBE_c[]; out_CBE[]=my_CBE_be[]; CBE[]=out_CBE[]; END; 2.2 單片機PCI讀寫C語言程序設計 在CPLD在幫助下，單片機讀寫PCI設備就變得相當簡單。首先，將pci_cbe等寄存器都聲明為外部存儲器變量，并根據CPLD的設計指定地址。然后，傳遞適當的參數給以下兩個讀寫子函數，即可完成對PCI設備配置空間、I/O空間、存儲器空間的讀寫操作。從PCI設備的返回數據存放在全局變量savedata中。 實際上在寫PCI設備時，也可以從pci_data中得到返回數據。這個數據必須等于往PCI設備寫的數據，原因參見ABEL HDL設計部分。利用這一點可以進行差錯檢驗和故障判斷，視具體應用而定。 bdate unigned char request; sbit IRDY0=request^4; sbit FRAME0=request^5; sbit VALID="request"^7; void readpci(unsigned char addr,unsigned char cbe){ pci_address0=addr; pci_cbe=cbe; request=pci_request; while(!IRDY0 & FRAME0)) request="pci"_request; savedata0=pci_data0; savedata1=pci_data1; savedata2=pci_data2; savedata3=pci_data3; if(!VALID)printf("Data read is invalid! "); } void writepci(uchar addr,uchar value0,uchar cbe){ data uchar temp; pci_address0=addr; pci_datas0=value0; pci_cbe=cbe; request=pci_request; while(!(IRDY0 & FRAME0)) request="pci"_request; if(!VALID)printf("Data write is invalid!"); } |
