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我從小就生活在旅行車里，直至長大成人。我的父母坐在前排琢磨著我們今天要去哪里。其余我們 6 個孩子則坐在后排欣賞所到之處的優(yōu)美風(fēng)景，雖然坐在車的后排并不是一件壞事，但我們透過車窗看到的外面的世界畢竟是有限的。 如同我的父母坐在前排一樣，IBIS（I/O緩沖器信息規(guī)范）模擬模型對外界也具有強大的管理功能。他們模擬緩沖器與印刷電路板 (PCB) 交互作用的性能，但會忽略與芯片內(nèi)部節(jié)點的交互作用。IBIS 模型可模擬系統(tǒng)級的 PCB 行為，尤其會模擬從外界到 I/O 緩沖器的連接。而另一方面，Spice 模型則可模擬芯片內(nèi)部的所有晶體管。Spice 晶體管級模擬將通過輸出緩沖器來分析路徑，但對 PCB 感應(yīng)、阻性和電容性寄生效應(yīng)還有待進一步認識。 IBIS 模型為基于系統(tǒng)的高速模型。IBIS 模型定義了與外部（即真實的元件）交互作用的 IC 元件。在高速度時，IC 封裝與 PCB 線跡寄生效應(yīng)之間的交互作用對信號行為會產(chǎn)生很大的影響。例如，所有模型都有引腳和封裝阻性、電容性和感應(yīng)性的寄生元件（見圖 1）。 關(guān)于精度方面，目前的 IBIS 3.2 與 4.0 模型能夠精確地反映出 CMOS 緩沖器的阻抗和開關(guān)次數(shù)。盡管會有一些改進，但目前的模型仍不適合用于功率傳送模擬。另外，該模型應(yīng)與其源極一樣精確。如果用戶通過基準測試硅芯片生成了一個 IBIS 模型，則該模型將不能模擬最大和最小的統(tǒng)計邊沿。當 IC 設(shè)計人員在收集硅芯片基準數(shù)據(jù)后仔細地重新查看其晶體管模型時，他們會發(fā)現(xiàn) Spice 生成的模型是最為精確的。 模擬 IBIS 模型與其晶體管級 Spice 副本會在 IBIS 和 Spice 模擬波形之間產(chǎn)生不匹配問題。在波形的初始延遲之間可能存在著一定差異——輸出開始轉(zhuǎn)換的時間減去最初起始時間，即模擬輸出曲線上的 t0。甚至在 IBIS 和 Spice 模型使用相同的激勵信號和負載時，這種特定情形也會發(fā)生。這種概念或許在一開始會令人有些不安，但仔細檢查會發(fā)現(xiàn)兩組波形之間在時間上存在偏移。為什么會這樣？因為 IBIS 模型就像是“坐在前排的駕駛員”，而坐在后排的“孩童”，即 Spice 模型包含通過輸出緩沖器的整個延遲，并且 IBIS 模型僅表示緩沖器的外部行為。Spice 和 IBIS 模型之間在初期延遲方面的差異無關(guān)緊要，因為模型用戶總是不斷地將延遲“正常化”到參比條件。 IBIS 與 Spice 模型之間的相關(guān)性或許不是 100%，但速度優(yōu)勢總會使 IBIS 模型成為系統(tǒng)分析的有用工具。 |
