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在數(shù)字電視、高端打印機、個人電腦、數(shù)碼相機及機頂盒等消費類電子產(chǎn)品領(lǐng)域，愈演愈烈的競爭迫使制造商要求設(shè)計工程師在降低系統(tǒng)成本方面竭盡全力，同時不能以犧牲性能為代價。 為此，許多存儲器制造商嘗試縮小芯片尺寸、盡可能減少功能集并通過地址與數(shù)據(jù)引腳復(fù)用減少引腳數(shù)目。 但面對降低存儲器子系統(tǒng)成本并保持系統(tǒng)性能方面日益嚴峻的需求，上述方法無法從根本解決問題。 第一代串行I/O SPI設(shè)備雖成功降低了成本，但只能滿足小容量和低性能之需。 例如，相比并行NOR，讀取性能降低了將近80%。 高端電子系統(tǒng)設(shè)計人員需要更多存儲器和盡可能最佳的性能表現(xiàn)，這是他們設(shè)計的競爭力與創(chuàng)新性之源。 面對這樣的挑戰(zhàn)，制造商必須放眼整個系統(tǒng)而非局限于單獨的組件。 一種新型閃存接口應(yīng)運而生。 本文將探討SPI 和多I/O SPI緣何能夠提升性能、降低成本并促成種種更具創(chuàng)新性的設(shè)計。 串行閃存簡介 在數(shù)字電視、高端打印機、個人電腦、數(shù)碼相機及機頂盒等消費類電子產(chǎn)品領(lǐng)域，愈演愈烈的競爭迫使制造商要求設(shè)計工程師在降低系統(tǒng)成本方面竭盡全力，同時不能以犧牲性能為代價。 為此，許多內(nèi)存制造商嘗試縮小芯片尺寸、盡可能減少功能集并通過地址與數(shù)據(jù)引腳復(fù)用減少引腳數(shù)目。 但面對降低存儲器子系統(tǒng)成本并保持系統(tǒng)性能方面日益嚴峻的需求，上述方法無法從根本解決問題。 第一代串行外圍接口(SPI)設(shè)備雖成功降低了成本，但只能滿足小容量和低性能之需。 例如，相比并行NOR，讀取性能降低了將近80%。 高端電子系統(tǒng)設(shè)計人員需要更多存儲器和盡可能最佳的性能表現(xiàn)，這是他們設(shè)計的競爭力與創(chuàng)新性之源。 面對這樣的挑戰(zhàn)，制造商必須放眼整個系統(tǒng)而非局限于單獨的組件。 一種新型閃存接口應(yīng)運而生。 最初SPI接口的出現(xiàn)使設(shè)計簡化并且降低了成本，同時充分滿足低端應(yīng)用所需性能。 SPI設(shè)備通常以串行方式讀取信息，或者一次讀取一位，所需連接較少，因而只要更少的引腳。 多I/O SPI提升系統(tǒng)性能 不過單I/O (SIO) SPI才僅僅是開始。 多I/O SPI將性能提升到新的水平。 多I/O (MIO) SPI設(shè)備在未改變SPI設(shè)備和封裝大小及引腳數(shù)的前提下即可支持更高帶寬。 通過多I/O，設(shè)備可以同時收發(fā)一位、二位或四位的數(shù)據(jù)，實現(xiàn)速度的飛躍，但對總引腳（八個）或活動引腳（五個）的要求并未改變，延續(xù)了SIO SPI的獨有優(yōu)勢。 性能的提升意味著串行設(shè)備可用以支持更快的XIP代碼執(zhí)行，隱性縮減系統(tǒng)所需RAM容量并使系統(tǒng)啟動時間有所縮短。 與標準串行閃存設(shè)備相比，雙I/O（2位數(shù)據(jù)總線）接口支持雙倍傳輸速率，而四I/O（4位數(shù)據(jù)總線）接口可將吞吐量提升至原來的四倍，能夠適應(yīng)性能要求更高、范圍更廣泛的應(yīng)用場合。 SPI閃存在單I/O模式下以高達104兆赫(MHz)的時鐘率支持越來越高的性能。 在4位模式運行中使用MIO SPI設(shè)備時，80 MHz相當于在320 MHz的有效時鐘頻率下以高達40MB/s的連續(xù)傳輸速率運行閃存。 這是以50 MHz時鐘率運行的標準串行閃存?zhèn)鬏斔俾实?倍多。 此外，與單I/O模式相比，它可減少每個讀取指令所需的時鐘數(shù)（從40減少到12），從而將隨機存取開銷降低70%以上。 為處理日益龐大的數(shù)據(jù)，四I/O SPI可實現(xiàn)更快的啟動時間。 以四I/O模式運行的128M MIO SPI（串行時鐘80MHz）的啟動速度是標準128M SIO SPI（串行時鐘104MHz）的3倍。 相比標準并行NOR（初始存取時間90ns），以四I/O模式運行的128M MIO SPI（串行時鐘80MHz）在啟動時要快差不多4倍。 選擇恰當?shù)拇鎯ζ髯酉到y(tǒng) WebFeet（2009年10月）數(shù)據(jù)顯示，在過去的二十年間，NOR閃存成長為一個價值50億美元的巨大市場。 當前生產(chǎn)的NOR閃存有百分之九十采用并行NOR接口。 NOR閃存的優(yōu)勢包括快速隨機存取和高可靠性。 快速隨機存取最適用于橫向?qū)ぶ芳軜?gòu)，在其中主機呈現(xiàn)字節(jié)或字級隨機地址，數(shù)據(jù)傳輸?shù)絀/O需要約100ns。 在過去的幾十年里，并行NOR模式的內(nèi)存子系統(tǒng)結(jié)構(gòu)使用主機ASIC以實現(xiàn)芯片內(nèi)執(zhí)行(XIP)，從而加速啟動和存儲器控制器配置，在某些情況下，將代碼映射到DRAM實現(xiàn)操作系統(tǒng)代碼執(zhí)行。 并行NOR接口之所以廣泛應(yīng)用出自以下幾個原因。 并行NOR閃存擁有強大的供應(yīng)商體系，ASIC設(shè)計人員和軟件架構(gòu)設(shè)計人員也不想使以前的投入付諸東流，這意味著在多年內(nèi)并行NOR閃存不會退出市場。 但是，目前許多應(yīng)用及市場需要新的存儲器解決方案。 對于這些應(yīng)用，多IO SPI是個極具競爭力的替代方案。 業(yè)內(nèi)已對此投入大量努力以改善接口來滿足更高性能的應(yīng)用需求。 主機設(shè)計人員對其內(nèi)存子系統(tǒng)需求進行評估，發(fā)現(xiàn)SPI可實現(xiàn)快速初始存取與高性能脈沖串式模式間的平衡。 雖然并行NOR閃存具有橫向?qū)ぶ饭δ芤詫崿F(xiàn)快速初始存取，不過SPI采用了內(nèi)部多組架構(gòu)，這是無縫連續(xù)脈沖串應(yīng)用的理想選擇，其中的代碼或數(shù)據(jù)可快速傳輸至DRAM用于主機控制器存取。 系統(tǒng)設(shè)計人員現(xiàn)在可以根據(jù)其存儲器子系統(tǒng)架構(gòu)所需在并行和串行接口間加以選擇。 對于SPI解決方案的適合應(yīng)用，從并行閃存到SPI的切換并不只是作用于閃存。 由SPI帶來的若干系統(tǒng)級優(yōu)勢如下： 1) 簡化了ASIC存儲器控制器設(shè)計，從而降低工程成本并縮短產(chǎn)品上市時間。 2) 通過減少約50個引腳降低了ASIC成本，同時保留將來擴展到更高容量的可擴展性。 3) 通過減少互連降低了印刷電路板(PCB)成本，且小型SOIC8封裝占用更少電路板空間。 在某些情況下，系統(tǒng)設(shè)計人員可將六層PCB板簡化為雙層板。 除了上述系統(tǒng)方面的優(yōu)勢，SPI閃存組件成本也得到降低： 1) 因減少約50個焊盤使得芯片尺寸縮小，此外簡化了SPI芯片上的外圍邏輯。 2) 通過減少約80%引腳數(shù)和封裝材料降低了封裝成本。 SPI另一關(guān)鍵優(yōu)勢在于，容量的可擴展性并不會增加引腳數(shù)。 并行閃存容量每提升一級就需增加一個地址引腳。 通過SPI的數(shù)據(jù)和I/O結(jié)構(gòu)復(fù)用功能，系統(tǒng)設(shè)計人員可將其用于更高容量的設(shè)備，無需專門增加ASIC地址引腳。 例如，不同于并行NOR閃存，從32Mb向64Mb或128Mb遷移SPI設(shè)計無需額外的地址引腳。 這使得客戶電路板設(shè)計的容量遷移更為便捷，并能夠向應(yīng)用程序代碼加入更多功能。 設(shè)計周期推動SPI應(yīng)用 使用多I/O SPI可以更輕松地構(gòu)建新功能，突顯獨創(chuàng)與創(chuàng)新。 通過減少引腳數(shù)，系統(tǒng)設(shè)計人員不斷尋求新的方式來利用高性能SPI設(shè)備進行創(chuàng)新并使系統(tǒng)應(yīng)用價值得到提升。 快速設(shè)計周期和不斷降低系統(tǒng)成本是消費類產(chǎn)品領(lǐng)域的熱點。 是否選用創(chuàng)新的存儲器子系統(tǒng)，地區(qū)因素占很大比重。 中國的OEM和ODM廠商會在原型設(shè)計中裝配許多消費類系統(tǒng)級芯片(SoC)設(shè)計成品（如數(shù)字電視ASIC），產(chǎn)品則銷往本地和出口市場。 為滿足消費類產(chǎn)品市場對最高性價比的需求，上述地區(qū)的設(shè)計人員已接受并采納了SPI。 消費類產(chǎn)品領(lǐng)域中的應(yīng)用得益于SPI的例子有許多： 1)替代并行NOR接口后只需更少的ASIC引腳，數(shù)字電視設(shè)計人員使用節(jié)約下來的引腳另外增加了一個HDMI端口。 2)多功能打印機利用1個8針SOIC封裝的SPI接口，降低了印刷電路板的成本。 3)機頂盒的應(yīng)用從大部分XIP模式遷移到引導(dǎo)XIP 和DRAM請求頁面調(diào)度模式。 4)數(shù)碼相機降低了ASIC封裝成本低并減少了引腳，同時縮小了PCB和存儲器子系統(tǒng)。 除了基于架構(gòu)的考慮，許多ASIC設(shè)計人員的選擇單純?yōu)榻档虯SIC成本，將SPI引腳減少帶來的節(jié)約優(yōu)勢傳遞給最終用戶。 SPI接口發(fā)展前景 設(shè)計人員總是不想使以前的投入付諸東流。 未來SPI存儲器總線的推廣將提升性能以滿足新的應(yīng)用需求，同時提供向下兼容模式，以確保無縫遷移到創(chuàng)新的SPI存儲器子系統(tǒng)。 本文是對多I/O SPI閃存緣何能夠提升性能以及降低成本的一些見解。 設(shè)計工程師應(yīng)關(guān)注新型閃存接口并探索其他提升系統(tǒng)性能、減少引腳數(shù)量以及降低整體系統(tǒng)成本的可能方案。 |
