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SDH設備時鐘(SEC)是SDH光傳輸系統的重要組成部分，是SDH設備構建同步網的基礎，也是同步數字體系(SDH)可靠工作的前提。SEC的核心部件由鎖相環構成。網元通過鎖相環跟蹤同步定時基準，并通過鎖相環的濾波特性對基準時鐘在傳輸過程中產生的抖動和漂移進行過濾。而當基準源不可用時，則由SEC提供本地的定時基準信息，實現高質量的時鐘輸出。 SEC需要滿足ITU-T G.813建議中的相關指標要求。SEC可以工作在自由振蕩、跟蹤、保持三種模式下，并且能夠在三種模式之間進行平滑切換。由于ITU-T G.813建議規定的SEC帶寬較窄（-3db帶寬在1～10Hz內），且需要在三種工作模式下輸出穩定的時鐘，同時還要保證在三種模式切換過程中輸出時鐘穩定（即平滑切換），采用模擬鎖相環（APLL）很難實現。因此一般采用數字鎖相環（DPLL）實現SEC；也有許多芯片廠商直接采用單片集成電路芯片實現SEC，如SEMTECH公司的ACS8520等。 本文介紹一種采用單片現場可編程門陣列(FPGA)芯片實現SEC功能的方案，在此將用FPGA設計的SEC功能芯片命名為TSP8500。 1 TSP8500芯片內部結構及設計原理 TSP8500芯片采用Altera公司的EP2C5T144-8 FPGA實現。芯片的內部結構框圖如圖1所示。 TSP8500提供兩類時鐘輸出接口：①給SDH網元系統中各功能模塊提供38.88MHz系統時鐘sysclkout和2kHz系統幀頭信號sysfpout；②給其他網元設備提供2.048MHz的外同步輸出基準時鐘ext_clk_out。 該芯片需要外部輸入一路19.44MHz的本地時鐘，通過FPGA的內部PLL(鎖相環1)倍頻后得到311.04MHz高速時鐘，作為芯片內部數字鎖相環的工作時鐘。當所有參考源丟失時，為保證SEC仍然能夠輸出高質量的時鐘，本地時鐘一般采用高穩定度的溫補晶振(TCXO)或者恒溫晶振（OCXO）提供。 該芯片還提供微處理器接口，用于各數字鎖相環的參考源選擇、工作模式的設置以及芯片內部工作狀態的查詢。 1.1 系統時鐘的設計實現 從圖1可以看出，芯片輸出的系統時鐘sysclkout，主要由一路全數字鎖相環（ADPLL）、主備互鎖模塊（實際上也是一路ADPLL）和FPGA的內部PLL (鎖相環2)共同完成。 該芯片可以從輸入時鐘中任選1路作為參考時鐘進行跟蹤。應用該芯片時，用戶通過微處理器接口設置參考源的優先級表（Priority table）后，芯片便可根據參考源的質量等級自動選擇最優的參考源進行鎖相跟蹤。 在TSP8500芯片中設計的ADPLL和其他類型的鎖相環結構基本一致，主要由鑒相器、邏輯濾波器和數控時鐘產生器三部分組成。SEC要求在保持模式下仍然能夠輸出高質量的時鐘，所以在用于產生系統時鐘的ADPLL中，增加了保持數據模塊。 系統時鐘工作在跟蹤模式時，通過ADPLL環路實現輸出系統時鐘和參考時鐘的同步。同時，將頻率控制字數據保存在FPGA內部自帶的RAM中（即圖1中的保持數據模塊）。當所有參考源丟失時，SEC進入保持工作模式，芯片將保持數據模塊中保存的頻率數據按先進后出的方式取出，對數控時鐘產生器進行控制，保證了系統時鐘在保持模式下仍然能夠輸出高質量的時鐘。 系統時鐘工作在自由振蕩模式時，由高頻時鐘直接自由分頻得到系統時鐘。 根據ITU-T G.813建議要求，SEC帶寬較窄（-3db帶寬在1～10Hz內）。在邏輯濾波器模塊，采用FPGA內部的數字邏輯實現二階線性濾波器，滿足了SEC噪聲傳遞特性的要求。為了靈活應用，濾波器的環路帶寬可以通過微處理器接口進行靈活調整。當參考源切換時，通過濾波器的平滑設計，保證了頻率控制字緩慢變化，可靠地實現了參考源的平滑切換。 數控時鐘產生器模塊由高頻時鐘在頻率控制字的作用下進行受控分頻得到。為了減小數控時鐘產生器輸出時鐘在受控分頻過程中產生的數字相位噪聲，TSP8500芯片設計時采用了獨特的“微小相位調整技術”，使數控時鐘產生器輸出時鐘的Cycle-Cycle抖動僅0.4ns。 SEC一般都采用主備備份設計。由于SEC本身的帶寬較窄，俘獲速度較慢，當主備SEC跟蹤同一路參考源時，無法時刻保持主備SEC相位同步。設計中增加了主備互鎖模塊，保證了主備相位的快速同步。主備互鎖模塊也由ADPLL實現，但其環路帶寬設計的較寬，俘獲速度很快，足以保證主備相位準確同步。SEC工作在主模式時，主備互鎖模塊直接鎖定本板的全數字鎖相環ADPLL輸出的時鐘；而當SEC工作在備模式時，主備互鎖模塊鎖定對板送來的系統時鐘RDSYSCLK。 主備互鎖模塊輸出的時鐘，仍然有0.4ns的相位抖動。在這里通過FPGA自帶的PLL（鎖相環2）進行相位平滑。 主板的系統幀頭直接由主板的38.88MHz時鐘自由分頻得到。而備板的系統幀頭，則由本板的系統時鐘在主板送來的同步幀頭受控下分頻產生。由于主備系統時鐘的相位同步了，所以保證了系統幀頭的相位同步。 1.2 外同步時鐘的設計實現 芯片輸出的外同步時鐘ext_clk_out由一路ADPLL實現。 外同步時鐘可以從輸入時鐘或系統時鐘中任選一路作為參考時鐘進行跟蹤；通過微處理器接口進行選源。 外同步時鐘環路的濾波設計，也由FPGA內部的數字邏輯直接實現，但是環路帶寬設計得比較寬。當進行參考源切換時，ADPLL會短暫地進入保持工作模式，保證了輸出時鐘的穩定。 由于外時鐘頻率為2.048MHz，不能由311.04MHz時鐘整數分頻得到，所以數控時鐘產生器模塊采用了小數受控分頻設計。由于采用了小數分頻，數控時鐘產生器輸出的外同步時鐘的相位抖動為0.8ns。 鑒于FPGA的PLL資源限制，外同步時鐘沒有采用APLL進行濾抖，而是直接由數控時鐘產生器輸出。但是輸出時鐘的相位抖動也遠遠能夠滿足小于0.05UI的要求。 2 輸出時鐘的性能指標測試 對TSP8500芯片輸出的系統時鐘和外同步時鐘的各項指標進行了測試。下面主要給出時鐘的抖動特性以及鎖定模式下SEC的相位漂移特性和保持模式下SEC的相位漂移特性。 2.1 輸出時鐘抖動特性 將高速示波器設置為“長余暉”模式，測試TSP8500輸出的系統時鐘sysclkout和外同步時鐘ext_clkout的信號波形，得到輸出時鐘的P-P抖動特性。其中sysclkout時鐘的P-P抖動小于100ps；ext_clkout時鐘的P-P抖動小于2ns。 2.2 SEC的相位漂移特性 測試方法如圖2所示。 采用銣鐘作為測試時鐘基準源。基準時鐘送TSP8500進行跟蹤，同時送時間間隔分析儀。 TSP8500的系統時鐘sysclkout的參考源，通過CPU接口選定為時鐘基準源送來的2.048MHz時鐘。由于系統時鐘sysclkout輸出為38.88MHz，不便于用時間間隔分析儀進行測試，所以采用外同步時鐘ext_clk_out接口輸出2.048MHz時鐘送時間間隔分析儀進行TIE曲線的測試；而ext_clk_out時鐘的參考源，則通過CPU接口選擇sysclkout時鐘。 在跟蹤模式下，圖2中的開關K閉合，測試24小時后得到的MTIE/TDEV曲線，如圖3所示。 從圖3的測試結論來看，TSP8500跟蹤模式下的相位漂移特性滿足ITU-T G.813建議要求。 跟蹤24小時后，將圖2的開關K斷開，TSP8500的系統時鐘自動進入保持工作模式，繼續用時間間隔分析儀表測試24小時，得到保持模式下的MTIE/TDEV曲線，如圖4所示。 從圖4的測試結論來看，TSP8500芯片在保持模式下的相位漂移特性也滿足ITU-T G.813建議要求。 采用單片FPGA實現的SEC芯片TSP8500，輸出時鐘滿足其在SDH設備中應用的要求，各項時鐘性能指標完全滿足ITU-T G.813的相關建議要求。TSP8500芯片已在國內某著名通訊設備廠商開發的SDH設備中得到應用。 另外，TSP8500芯片所采用的FPGA，其成本低于10＄，遠低于商用SEC芯片的價格，且功能可靠，具有相當高的性價比，有望得到更大規模的商用。 |
