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明德揚時序約束視頻簡介 FPGA時序約束是FPGA設計中的一個重點，也是難點。很多人面對各種時序概念、時序計算公式、時序場景是一頭亂麻，望而生畏。現有的教材大部分是介紹概念、時序分析工具和計算公式的。我們學習教材之后覺得已經完全掌握，但是當需要真正做項目的時候，就會有無從下手的感覺。例如，那些計算時序的公式，真的要一五一十地套下去，估計自己心里也沒底吧。 明德揚最看重的是實踐，一切不能用于實踐的理論都是扯淡。為此，明德揚拋開一切復雜的理論，就從工程實踐的角度來講解時序約束。 我們的做法：先把時序約束分成幾個類別，其中每個類別又分成幾個場景，將每個場景下所對應的時序約束方法一一列出后，提供每個時序約束參數的獲取方法，最后填好數值，完畢。 我們的目標：第一，按我們提供的步驟一個一個進行約束；第二，根據自己的使用情況，找到對應的場景后，挑出其所對應的時序約束；第三，根據提示的方法，得到參數，計算出最終結果。 我們的優勢：一個傻瓜式、但實用的時序約束“操作手冊”。 本系列視頻，簡單介紹了我們的“操作手冊”，保證讓你有意外的收獲！ 另外，FPGA是實踐課程，聽一千遍，不如自己動手實踐，練習才是最重要的內容。歡迎關注我們獲取更多資料。 01 時序約束步驟 本視頻講述時序約束步驟：約束有很多，并且總是有先后的，先約束哪些，再約束哪些，都有講究。按工程需要，定義好步驟，這樣就能一步一步約束，逐個思考，最終完成。 02 生成時鐘約束 時鐘約束是工程一開始就進行的約束。時鐘約束又可以分成三大類：輸入時鐘、PLL等衍生時鐘和自己分步時鐘。每一種都有自己的約束方法，詳情請看視頻介紹。 03 input delay約束 輸入延時約束是約束的重點。明德揚把輸入約束分成三大類：系統同步、源同步和無時鐘數據，其中源同步分成SDR和DDR兩場景，而DDR又可再細分成邊沿對齊和中心對齊。以上每種情況，其約束語句、獲取參數的方法都是不一樣的。想知道具體情況，歡迎觀看本節視頻。 04 output delay約束 輸出延時約束和輸入延時一樣，也是約束的重點。按照同樣的思路，明德揚把輸出約束分成兩大類：系統同步和源同步，其中源同步分成SDR和DDR兩場景，而DDR又可再細分成邊沿對齊和中心對齊。以上每種情況，其約束語句、獲取參數的方法都是不一樣的。想知道具體情況，歡迎觀看本節視頻。 05 時序例外約束 本節視頻講述多周期路徑、異步時鐘以及組合邏輯的約束，這些都是時序例外的情況。對于這些情況，處理時要特別小心，否則有可能導致遺漏錯誤信息的后果。 06 時序約束總結 本視頻再次對明德揚的時序約束方法進行總結。總之，只要我們按步驟去做，就能很準確快速地完成約束。需要強調的是，以上視頻都是理論部分，雖然原理簡單，但最終掌握程度還是要靠實踐。我們有配套的練習，能幫助大家真正地掌握上述方法。 |
