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verilog與VHDL和verilog HDL是一回事嗎他們有何區(qū)別啊
[復(fù)制鏈接]
zlstone1974
zlstone1974
當(dāng)前離線
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電梯直達
樓主
發(fā)表于 2011-1-1 20:33:39
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最近想學(xué)習(xí)
FPGA
可是看到它的代碼編輯語言有很多種,其中見到很多資料介紹的有verilog與
VHDL
和verilog HDL它們是一回事嗎,有何區(qū)別啊
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不要這么自戀
不要這么自戀
當(dāng)前離線
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沙發(fā)
發(fā)表于 2011-1-3 09:33:52
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有一點不一樣,但實現(xiàn)目的一樣,途徑和方法不一樣,感覺語法也不一樣啊
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xyj
xyj
當(dāng)前離線
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板凳
發(fā)表于 2011-1-7 09:55:01
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只看該作者
就兩種。語法不太一樣。
VHDL語法嚴(yán)謹(jǐn),verilog像C
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ywbj
ywbj
當(dāng)前離線
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38
地板
發(fā)表于 2011-1-8 06:57:43
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只看該作者
verilog是verilog HDL的簡稱,VHDL與verilog HDL是兩種硬件編程語言。
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