verilog與VHDL和verilog HDL是一回事嗎他們有何區別啊

zlstone1974

最近想學習FPGA可是看到它的代碼編輯語言有很多種，其中見到很多資料介紹的有verilog與VHDL和verilog HDL它們是一回事嗎，有何區別啊

不要這么自戀

有一點不一樣，但實現目的一樣，途徑和方法不一樣，感覺語法也不一樣啊

xyj

就兩種。語法不太一樣。
VHDL語法嚴謹，verilog像C

ywbj

verilog是verilog HDL的簡稱，VHDL與verilog HDL是兩種硬件編程語言。