FPGA/集成電路 筆試面試題解答

chunfen26341612

本次更新日期2017年10月12日
大概錄100~200集，都是大公司的面試題，都是現(xiàn)在大公司流行和急需的能力。
已更新27個(gè)筆試面試題 還未完結(jié)
連載更新。 。 。


1. Write a sequence of 3-bit grey code. Can youderive ageneral equation to convert binary to grey code?[AMD 2008]
【解答視頻序號(hào)：08310001】

2. 怎樣將一個(gè)single-bit信號(hào)從快時(shí)鐘域送到慢時(shí)鐘域，或慢送到快？Multi-bit信號(hào)呢？[AMD 2008]
【解答視頻序號(hào)：08310002】

3. 設(shè)計(jì)一個(gè)計(jì)算連續(xù)Leading Zeros個(gè)數(shù)的電路。輸入8-bit，輸出4-bit。[AMD 2008]
00001000 0100
00100010 0010
10001000 0000
可以parameterize你的設(shè)計(jì)嗎？其hardware是什么樣子的？
【解答視頻序號(hào)：09090001】


5. 設(shè)計(jì)地址生成器。[nVidia 2008]
要求依次輸出以下序列：
0,8,2,10,4,12,6,14,1,9,3,11,5,13,7,15,
16,24,18,26,.................................,31,
32,40,34,42,.................................,47,
48,56,50,58,.................................,63,
64,72,66,76,.................................,79
【解答視頻序號(hào)：09090003】

6. 假設(shè)存在positive clock skew為10ns，問(wèn)最高電路頻率。[SIRF 2008]
能容忍的最大positive clock skew
能容忍的最大negative clock skew
positive clock skew：DFF2的clock比DFF1的來(lái)的晚
negative clock skew：DFF2的clock比DFF1的來(lái)的早
Tsetup=1ns Thold=1ns Tclk->q=1ns



【解答視頻序號(hào)：09090004】
7. 阻塞賦值和非阻塞賦值的區(qū)別[Trident]
always@(posedgeclk) always@(posedge clk)
begin begin
b=a; b<=a;
c=b; c<=b;
end end
上面兩段代碼的硬件結(jié)構(gòu)是怎么樣的？
【解答視頻序號(hào)：09090005】

8. 化簡(jiǎn)代碼使硬件盡可能少[Trident]
always@ (sel or aor b or c)
if(sel)
y = a + b;
else
y = a + c;
【解答視頻序號(hào)：09090006】

9. 2進(jìn)制的1101.101變成十進(jìn)制是多少？[Trident]
【解答視頻序號(hào)：09090007】

10. 下面哪種寫法會(huì)產(chǎn)生latch？為什么？[SIRF 2008]


【解答視頻序號(hào)：09090008】

11. 從仿真的角度設(shè)計(jì)測(cè)試32(bit)*32(bit)的乘法器能否正常工作的過(guò)程？
【解答視頻序號(hào)：09110001】

12. 從仿真的角度設(shè)計(jì)測(cè)試1024-depth的SRAM能否正常工作的步驟或過(guò)程，功能：有10位的讀寫指針，并且讀操作與寫操作可以同時(shí)進(jìn)行，負(fù)責(zé)讀和寫的部分由一個(gè)控制器控制。
【解答視頻序號(hào)：09110002】

13. 報(bào)文替換ID的功能



【解答視頻序號(hào)：09110003】
14. flip-flop和latch的區(qū)別，rtl中latch是如何產(chǎn)生的[SIRF 2008]
【解答視頻序號(hào)：09120001】

15. 多時(shí)鐘域設(shè)計(jì)中，如何處理跨時(shí)鐘域信號(hào)？[SIRF 2008]
【解答視頻序號(hào)：09120002】

16. 鎖存器比寄存器省面積，但為什么在IC設(shè)計(jì)中通常使用寄存器？[SIRF 2008]
【解答視頻序號(hào)：09120003】

17. 用verilog/vhdl寫一個(gè)fifo控制器(包括空，滿，半滿信號(hào))。
reg[N-1:0]memory[0:M－1]; 定義FIFO為N位字長(zhǎng)容量M
【解答視頻序號(hào)：09250001】

18. FPGA 的片上RAM 資源，可以在設(shè)計(jì)中如下哪些應(yīng)用？
a、Shift Register b、ROM
c、RAM d、FIFO
【解答視頻序號(hào)：09250002】

19. 下列哪些屬于時(shí)鐘約束？
a、set_false_path b、set_input_path
c、set_max_delay d、set_multicycle path
【解答視頻序號(hào)：09250002】

20. FPGA可以有哪些工藝？
a、SDRAM b、SRAM c、EEPOM b、DDR e、FLASH
【解答視頻序號(hào)：09250002】

21. 下列哪些是FPGA片內(nèi)資源？
a、RAM b、LUT c、DSP d、SDRAM
【解答視頻序號(hào)：09250002】

22. 下列哪些選項(xiàng)是FPGA設(shè)計(jì)中必須的設(shè)計(jì)約束？
a、管腳約束 b、跨時(shí)鐘域約束
c、時(shí)鐘周期約束 d、片上RAM位置約束
【解答視頻序號(hào)：09250002】

23. 判斷：FPGA中，需要一個(gè)1MByte的存儲(chǔ)空間，用片上RAM實(shí)現(xiàn)即可。
【解答視頻序號(hào)：09250002】

24. 判斷：Latch 和Register 的結(jié)構(gòu)是不同的，Latch 是電位控制器件，Register是時(shí)序控制器件。
【解答視頻序號(hào)：09250002】

25. 判斷：FPGA設(shè)計(jì)中，訪問(wèn)FLASH的速度比DDR快。
【解答視頻序號(hào)：09250002】

26. 闡述以下數(shù)字電路中時(shí)鐘屬性：(1) Jitter ：時(shí)鐘抖動(dòng) (2) clock_skew ：時(shí)鐘偏移。
問(wèn)題：這兩個(gè)不同嗎？
【解答視頻序號(hào)：09250002】

27. 分析時(shí)序報(bào)告



【解答視頻序號(hào)：】