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使用VHDL進行分頻器設(shè)計

發(fā)布時間:2011-3-2 21:30    發(fā)布者:Tommyde
關(guān)鍵詞: FPGA , VHDL , 分頻器
分頻器是數(shù)字電路中最常用的電路之一,在FPGA的設(shè)計中也是使用效率非常高的基本設(shè)計。基于FPGA實現(xiàn)的分頻電路一般有兩種方法:一是使用FPGA芯片內(nèi)部提供的鎖相環(huán)電路,如ALTERA提供的PLL(Phase Locked Loop),Xilinx提供的DLL(Delay Locked Loop);二是使用硬件描述語言,如VHDLVerilog HDL等。使用鎖相環(huán)電路有許多優(yōu)點,如可以實現(xiàn)倍頻;相位偏移;占空比可調(diào)等。但FPGA提供的鎖相環(huán)個數(shù)極為有限,不能滿足使用要求。因此使用硬件描述語言實現(xiàn)分頻電路經(jīng)常使用在數(shù)字電路設(shè)計中,消耗不多的邏輯單元就可以實現(xiàn)對時鐘的操作,具有成本低、可編程等優(yōu)點。

使用VHDL進行分頻器設(shè)計.pdf

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rinllow5 發(fā)表于 2011-3-2 23:54:32
謝謝!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!
1169325236 發(fā)表于 2011-3-12 12:27:50
感謝分享
leeux 發(fā)表于 2011-4-1 06:59:50
很好,謝謝。。
haihu608 發(fā)表于 2011-4-8 13:22:27
學(xué)習(xí)中
thmoasmary 發(fā)表于 2011-5-11 12:23:16
CPLD里面干過這事
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