| 分頻器是數(shù)字電路中最常用的電路之一，在FPGA的設(shè)計中也是使用效率非常高的基本設(shè)計。基于FPGA實現(xiàn)的分頻電路一般有兩種方法：一是使用FPGA芯片內(nèi)部提供的鎖相環(huán)電路，如ALTERA提供的PLL（Phase Locked Loop），Xilinx提供的DLL（Delay Locked Loop）；二是使用硬件描述語言，如VHDL、Verilog HDL等。使用鎖相環(huán)電路有許多優(yōu)點，如可以實現(xiàn)倍頻；相位偏移；占空比可調(diào)等。但FPGA提供的鎖相環(huán)個數(shù)極為有限，不能滿足使用要求。因此使用硬件描述語言實現(xiàn)分頻電路經(jīng)常使用在數(shù)字電路設(shè)計中，消耗不多的邏輯單元就可以實現(xiàn)對時鐘的操作，具有成本低、可編程等優(yōu)點。 |
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| 學(xué)習(xí)中 |
| CPLD里面干過這事 |
