熱門(mén)關(guān)鍵詞：飛思卡爾 LTE AC/DC 神經(jīng)網(wǎng)絡(luò) 吉時(shí)利

使用VHDL進(jìn)行分頻器設(shè)計(jì)

發(fā)布時(shí)間：2011-3-2 21:30 發(fā)布者：Tommyde

關(guān)鍵詞： FPGA , VHDL , 分頻器

分頻器是數(shù)字電路中最常用的電路之一，在FPGA的設(shè)計(jì)中也是使用效率非常高的基本設(shè)計(jì)。基于FPGA實(shí)現(xiàn)的分頻電路一般有兩種方法：一是使用FPGA芯片內(nèi)部提供的鎖相環(huán)電路，如ALTERA提供的PLL（Phase Locked Loop），Xilinx提供的DLL（Delay Locked Loop）；二是使用硬件描述語(yǔ)言，如VHDL、Verilog HDL等。使用鎖相環(huán)電路有許多優(yōu)點(diǎn)，如可以實(shí)現(xiàn)倍頻；相位偏移；占空比可調(diào)等。但FPGA提供的鎖相環(huán)個(gè)數(shù)極為有限，不能滿(mǎn)足使用要求。因此使用硬件描述語(yǔ)言實(shí)現(xiàn)分頻電路經(jīng)常使用在數(shù)字電路設(shè)計(jì)中，消耗不多的邏輯單元就可以實(shí)現(xiàn)對(duì)時(shí)鐘的操作，具有成本低、可編程等優(yōu)點(diǎn)。

使用VHDL進(jìn)行分頻器設(shè)計(jì).pdf

412.19 KB, 下載積分: 積分 -1

本文地址：http://www.qingdxww.cn/thread-56711-1-1.html 【打印本頁(yè)】

本站部分文章為轉(zhuǎn)載或網(wǎng)友發(fā)布，目的在于傳遞和分享信息，并不代表本網(wǎng)贊同其觀點(diǎn)和對(duì)其真實(shí)性負(fù)責(zé)；文章版權(quán)歸原作者及原出處所有，如涉及作品內(nèi)容、版權(quán)和其它問(wèn)題，我們將根據(jù)著作權(quán)人的要求，第一時(shí)間更正或刪除。